[发明专利]字线驱动电路缺陷测试方法与装置

说明书

本公开提供一种字线驱动电路缺陷测试方法与装置。方法包括：在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条待测字线中的一条设置为第一字线，将其余m‑1条设置为第二字线，其中，m条待测字线分别对应连接不同的m个字线驱动电路；对m条待测字线控对应连接的存储单元写入第一电位；对第一字线对应连接的存储单元写入第二电位；依次读取各第二字线对应连接的存储单元的实时电位，在一个目标存储单元的实时电位与第一电位的差值大于第一预设值时，判断该目标存储单元对应的第二字线连接的字线驱动电路具有缺陷；其中，第一电位与第二电位的差值大于等于0.6V。本公开实施例可以测试字线驱动电路是否存在栅极缺陷。

技术领域

本公开涉及半导体制造技术领域，具体而言，涉及一种字线驱动电路缺陷测试方法与装置。

背景技术

在DRAM(Dynamic Random Access Memory，动态随机存取存储器)中，由于栅极特征尺寸小，容易产生栅极缺陷(Poly-Gate necking)，在字线驱动电路中，这种栅极缺陷会导致电阻升高、存储信号变弱或失真，在老化工艺后，栅极缺陷会被进一步放大(电阻进一步升高或产生断路)，从而导致芯片良品率下降。因此，亟需一种能够检测字线驱动电路中栅极缺陷的方法。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种字线驱动电路缺陷测试方法与字线驱动电路缺陷测试装置，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的字线驱动电路缺陷无法测试的问题。

根据本公开实施例的第一方面，提供一种字线驱动电路缺陷测试方法，包括：在存储单元阵列及其对应的字线驱动电路阵列中，选取m条字线作为待测字线，将m条所述待测字线中的一条设置为第一字线，将其余m-1条设置为第二字线，其中，m条所述待测字线分别对应连接不同的m个字线驱动电路，m为大于1的整数；第一写入操作：对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位；第二写入操作：对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位；读取判断操作：依次读取各所述第二字线控制的全部晶体管对应连接的存储单元的实时电位，在读取到的一个目标存储单元的实时电位与所述第一电位的差值大于第一预设值时，判断所述目标存储单元对应连接的晶体管对应连接的第二字线连接的字线驱动电路具有缺陷；其中，所述第一电位与所述第二电位的差值大于等于0.6V。

在本公开的一种示例性实施例中，所述字线驱动电路阵列位于所述存储单元阵列的两侧，位于所述存储单元阵列中的多条所述字线呈叉状平行交错排列，相邻的所述字线对应连接的所述字线驱动电路分别位于不同侧的所述字线驱动电路阵列中。

在本公开的一种示例性实施例中，所述m条所述待测字线对应连接的m个字线驱动电路位于同一侧的所述字线驱动电路阵列中。

在本公开的一种示例性实施例中，所述选取m条字线作为待测字线包括：在所述存储单元阵列中，依次间隔2n-1条所述字线选取出所述m条待测字线，其中n为一个所述字线驱动电路连接的所述字线的数量，n为正整数。

在本公开的一种示例性实施例中，所述对所述m条所述待测字线控制的全部晶体管对应连接的存储单元写入第一电位包括：将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第一电位；打开所述m条待测字线控制的全部晶体管，以使所述m条待测字线控制的全部晶体管对应连接的所述存储单元写入所述第一电位。

在本公开的一种示例性实施例中，所述对所述第一字线控制的全部晶体管对应连接的存储单元写入第二电位包括：关闭所述m条待测字线控制的全部晶体管；将所述m条待测字线控制的全部晶体管对应连接的位线全部调整到所述第二电位；打开所述第一字线控制的全部晶体管，以使所述第一字线控制的全部晶体管对应连接的所述存储单元写入所述第二电位；关闭所述第一字线控制的全部晶体管。