[发明专利]半导体基板、半导体封装结构及形成半导体器件的方法

说明书

本发明公开了一种半导体基板，该半导体基板包括介电层以及线路层，线路层包括内埋于介电层的第一表面的线路，线路具有通过第一表面暴露的顶侧面、与顶侧面相接的周侧面，其中，周侧面的相对两侧呈凸起，线路在凸起的上下两侧处的宽度均小于在凸起处的宽度。本发明还公开了半导体封装结构及形成半导体器件的方法。本发明至少能够使得线路层具有较佳的表面平整度。

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体基板、半导体封装结构及形成半导体器件的方法。

背景技术

在现行的基板制程中，基板细线路(Fine-line)制程主要分为盖孔(tenting)制程和镀覆(plating)制程。图1a至图1c所示是现行的基板线路盖孔制程的多个阶段的示意图。如图2a至图2c所示是现行的基板线路镀覆制程的多个阶段的示意图。

在现行的盖孔制程中，如图1a所示，通过介电层11上方的图案化的光刻胶13来蚀刻铜层12。图案化的光刻胶13的宽度D11为25μm，相邻的光刻胶13之间的间距D12为10μm，铜层12的厚度H11为10μm。随后如图1b所示，在蚀刻铜层12之后，宽度D13为20μm的光刻胶13将停留在顶部宽度D14为10μm的铜层12的表面上，蚀刻之后的铜层12的底部宽度D15为20μm。然后去除光刻胶13，如图1c所示，保留的铜层12形成细线路15，细线路15的顶部宽度D14为10μm，细线路15的底部宽度D15为20μm，并且相邻的细线路15之间的间距为10μm。在盖孔制程中，如图1b所示，光刻胶13的蚀刻悬空比例过高，易于发生光刻胶脱落(peeling)从而造成线路失败。并且，由于线路受到蚀刻因子限制，使得在形成细线路的盖孔制程中，细线路上部与下部的宽度差异幅度所占比例过大。凸起的细线路成型后，易刮伤受损。

在现行的镀覆制程中，如图2a所示，在铜层22上方的光刻胶23中形成开口25。开口25之间的光刻胶23的宽度D21为6μm，开口25的宽度D22为14μm。如图2b所示，在开口25中镀铜使铜层22延伸进入开口25。然后，去除光刻胶23以及光刻胶23正下方的铜层22，保留的部分铜层22形成细线路28，如图2c所示。形成的细线路28的宽度D23为10μm，相邻的细线路28之间的间距D24为10μm，细线路28的厚度H21为10μm。在镀覆制程中，如图2a所示，开口25之间的光刻胶23站立纵深比过高。因此光刻胶不易站立，易于发生光刻胶脱落，从而导致在形成线路的铜镀过程中，将要形成细线路的区域容易由光刻胶显影不洁而造成线路阻镀。并且，凸起的细线路成型后，易刮伤受损。

因此，现行的细线路制程良率很低，需要一种改进的制程来提高良率。

另一方面，目前关于细线路(例如，细线路的线宽为10μm并且相邻的细线路之间的间距为10μm)基板的解决方案包括于基板线路结构上积层(built up)一扇出线路层和扇出(fan out)基板线路结构。其中，扇出基板线路结构是指扇出结构通过粘合膜与基板接合，再通过贯通孔(through via)将扇出结构中的重分布层(RDL，Redistribution Layer)与基板之间形成电性连接。但是，上述两种解决方案均是通过细线路上的扇出结构直接与裸芯片(bare chip)进行连接，这样的解决方案无论是在成本还是在良率方面均有很大的挑战。

期望基板与裸芯片直接接合，但是现行的基板制程存在线路不够细且表面平整度差的问题。例如，如图3所示，基板31表面上接垫33的高低均匀性差，这将在基板31与裸芯片32直接接合时导致部分连接失败的问题。

因此，根据现行的整合性扇出结构与基板之间的接合面需求，要求线路足够细并且基板需要具有平整表面。需要一种更平整的细线路结构，以满足整合性封装的需求。

发明内容

针对相关技术中的问题，本发明的目的之一在于提供一种半导体基板、半导体封装结构及形成半导体器件的方法，能够提供改进的细线路，使得具有该线路的线路层具有较佳的表面平整度。