[发明专利]一种DLL电路在审

专利信息
申请号: 202010877036.3 申请日: 2020-08-27
公开(公告)号: CN112073059A 公开(公告)日: 2020-12-11
发明(设计)人: 魏来 申请(专利权)人: 灿芯半导体(上海)有限公司
主分类号: H03L7/08 分类号: H03L7/08;H03L7/081
代理公司: 上海湾谷知识产权代理事务所(普通合伙) 31289 代理人: 倪继祖
地址: 201203 上海市浦东新区自由*** 国省代码: 上海;31
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摘要:
搜索关键词: 一种 dll 电路
【权利要求书】:

1.一种DLL电路,包括:依次串接并形成环路的PD、CP、LPF和VCDL,其特征在于,还包括:

让外部控制电压信号给所述LPF的电容充电,拉动VCTRL的初始状态到延迟小于1Tclk的范围的模拟自起动电路;以及

在所述模拟自起动电路稳定后,用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。

2.根据权利要求1所述的DLL电路,其特征在于,所述PD的一个输入端接入0度相位的时钟信号CK0,另一个输入端连接所述VCDL的输出端,两个输出端连接所述CP的两个输入端;

所述VCDL的输入端接入0度相位的时钟信号CK0,所述VCDL的输出端输出360度相位的时钟信号CK360;

所述CP的输出端输出延迟锁相环的开环启用信号给所述LPF的输入端;

所述LPF的输出端输出VCTRL信号给所述VCDL的控制端。

3.根据权利要求1所述的DLL电路,其特征在于,所述模拟自起动电路的输入端接入外部控制电压信号,输出端连接所述LPF的输入端。

4.根据权利要求2所述的DLL电路,其特征在于,所述假锁保护电路的两个输入端分别接入0度相位的时钟信号CK0和所述VCDL的输出360度相位的时钟信号CK360;

所述假锁保护电路的控制端接入所述CP的延迟锁相环的开环启用信号;

所述假锁保护电路的输出端输出DLL的电压控制延迟线的下拉信号给一个NMOS管的栅极,该NMOS管的源极接地,漏极连接所述CP的输出端。

5.根据权利要求4所述的DLL电路,其特征在于,所述假锁保护电路包括DFFRX,该DFFRX的两输入端分别通过缓冲器接入0度相位的时钟信号CK0和360度相位的时钟信号CK360;

所述DFFRX的控制端通过反相器接入延迟锁相环的开环启用信号;

所述DFFRX的输出端输出DLL的电压控制延迟线的下拉信号。

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