[发明专利]一种DLL电路

说明书

本发明公开了一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：让外部控制电压信号给所述LPF的电容充电，拉动VCTRL线的初始状态到延迟小于1Tclk的范围的模拟自起动电路；在所述模拟自起动电路稳定后，用于判断延迟是在1/2Tclk内还是在1/2Tclk和1Tclk之间的假锁保护电路。本发明不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。

技术领域

本发明涉及DLL(延迟锁相环，Delay—locked Loop)电路。

背景技术

随着电路设计集成度的提高和更高速的应用，对于低噪声，高精度的时钟要求越来越强烈。一般的相位插值器中常常需要用到四相位时钟，正交的四相位时钟一般有如下几种产生方法：偶数阶的环形锁相环(ring-PLL),常用于5GHz以下的时钟电路中；LC tankVCO(由电感电容控制的正交电压控制振荡器)直接产生正交时钟用于高频电路中，但缺点是面积过大，功耗大；或者用LC tank VCO产生的时钟作为延迟锁相环输入去产生四相位时钟。DLL技术是在PLL技术上改进得到的，现在被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL(锁相环)电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。相比于PLL，DLL有它固有的优点：一阶系统，天然稳定；没有PLL的噪声积累；锁定时间更快；易于集成。

传统的DLL电路结构如下图2、3所示。它由四个主要模块组成，鉴相器(phasedetector,简称PD)，电荷泵(charge pump,简称CP)，环路滤波器(low pass filter,简称LPF)，压控延迟线(voltage control delay line,简称VCDL)。0度相位的时钟信号CK0通过VCDL进行延迟复制(delay propagate),输出360度相位的时钟信号CK360与0度相位的时钟信号CK0进行比较，相位差直接通过CP去控制LPF,让系统自动锁定。

如下图4显示了传统DLL工作的几种状态，其中的normal work1(正常工作状态1)和normal work2(正常工作状态2)都是DLL的正常工作状态，在这两种初始状态下，DLL都会锁定到1Tclk(相对输入时钟延迟一个时钟周期)的地方。但是如果初始状态不在大于1/2Tclk到小于3/2Tclk的地方，DLL就会锁定到Tclk的倍数周期上，就会进入失锁状态。如果初始的电压控制延迟单元的延迟(VCDL delay)小于0.5Tclk,即系统的初始状态在falselock1(图中假锁状态1)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过大，会引发电荷泵进入充电状态，那么滤波器的控制电压会一直往上升，直到达到电荷泵的充电极限，系统锁定到CK360接近CK0，即输出接近输入，而不是一个时钟周期的延迟；如果延迟是大于1.5Tclk，即系统的初始状态在false lock2(图中假锁状态2)的地方，那么经过PD，DLL系统中的PD电路会判断出延迟过小，会引发电荷泵进入放电状态，那么滤波器的控制电压会一直往下降，直到CK360锁定到2Tclk的地方。图中，Normal Work range表示正常工作范围。

为了克服这个问题，有方案提出了数字配合起动电路控制DLL的结构，即让系统配置VCTRL(电压控制延迟线)到不同的起动状态，让数字计数器去数延迟周期，如果延迟周期在合理的范围里，就选择目前的起动配置。然而数字DLL由于用不连续的延迟跳变(delaystep)，所以在时钟上会引入量化噪声，这个缺陷是高速电路所不能接受的。另外，为了选择出一个合适的delay,数字电路通常要花费极大的运算力，整个DLL电路会及其复杂，浪费芯片的面积和功耗。

发明内容

本发明的目的在于提供一种DLL电路，不需要数字电路的配合，实现简单，没有附加硬件，不人为引人抖动，节约芯片面积和功耗。

实现上述目的的技术方案是：

一种DLL电路，包括：依次串接并形成环路的PD、CP、LPF和VCDL，还包括：