[发明专利]集成电路工艺中的分段沟槽形成方法有效
申请号: | 202010877540.3 | 申请日: | 2020-08-27 |
公开(公告)号: | CN112038239B | 公开(公告)日: | 2022-11-29 |
发明(设计)人: | 郭晓波 | 申请(专利权)人: | 上海华力集成电路制造有限公司 |
主分类号: | H01L21/48 | 分类号: | H01L21/48;H01L21/768;G03F1/44;G03F1/70 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
地址: | 201203 上海市浦*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 集成电路 工艺 中的 分段 沟槽 形成 方法 | ||
1.一种集成电路工艺中的分段沟槽形成方法,其特征在于,至少包括以下步骤:
步骤一、在衬底上生长目标膜层;
步骤二、设计一掩膜版,在所述掩膜版上设计沟槽图形和辅助图形,所述沟槽图形上设有沟槽分段处,所述辅助图形位于所述沟槽分段处的所述沟槽图形内;
步骤三、利用所述掩膜版在所述目标膜层上进行光刻工艺,在所述目标膜层上形成光刻胶图形,之后判断在所述沟槽分段处的目标膜层上形成的光刻胶是否将所述沟槽图形完全切割开,如果形成的光刻胶没有将所述沟槽图形完全切割开,则返回执行步骤二重新设计所述辅助图形;如果形成的光刻胶将所述沟槽图形完全切割开,则进行步骤四;
步骤四、利用步骤三中形成的所述光刻胶图形作为刻蚀阻挡层,对所述目标膜层进行刻蚀,形成由目标膜层组成的分段沟槽。
2.一种集成电路工艺中的分段沟槽形成方法,其特征在于,至少包括以下步骤:
步骤一、在衬底上生长目标膜层,在所述目标膜层上生长硬掩膜层;
步骤二、设计一掩膜版,所述掩膜版包括沟槽图形和辅助图形,所述沟槽图形上设有沟槽分段处,所述辅助图形位于所述沟槽分段处;
步骤三、利用所述掩膜版在所述硬掩膜层上进行光刻工艺,在所述硬掩膜层上形成光刻胶图形,之后判断在所述沟槽分段处的硬掩膜层上是否形成未将所述沟槽图形完全切割开的光刻胶;如果形成所述光刻胶,则返回执行步骤二重新设计所述辅助图形;如果未形成所述光刻胶,则进行步骤四;
步骤四、利用步骤三中形成的所述光刻胶图形作为刻蚀阻挡层,依次对所述硬掩膜层和目标膜层进行刻蚀,形成由目标膜层组成的分段沟槽。
3.根据权利要求1或2所述的集成电路工艺中的分段沟槽形成方法,其特征在于:步骤一中的所述目标膜层用于形成最终的分段沟槽,且所述目标膜层为单层介质膜层、单层金属膜层或单层金属化合物膜层中的一种。
4.根据权利要求1或2所述的集成电路工艺中的分段沟槽形成方法,其特征在于:步骤一中的所述目标膜层为由介质膜层、金属膜层、金属化合物膜层中的至少两种组合而成的多层膜层。
5.根据权利要求1或2所述的集成电路工艺中的分段沟槽形成方法,其特征在于:步骤二中的所述辅助图形包括一个或多个线条图形,所述线条图形的长度方向沿所述沟槽图形的长度方向。
6.根据权利要求5所述的集成电路工艺中的分段沟槽形成方法,其特征在于:步骤二中定义所述沟槽图形被完全切割后的沟槽末端间距为A,所述线条图形长度L和所述沟槽末端间距A的关系为:A-50nm≤L≤A+50nm;所述线条图形的宽度C满足:20nm≤C≤200nm;当所述线条图形的个数大于1个时,所述线条图形相邻彼此之间的间距D满足:0≤D≤200nm;与所述沟槽图形长边相邻的所述线条图形,该线条图形的长边与所述沟槽图形长边的距离E满足:0≤E≤200nm。
7.根据权利要求6所述的集成电路工艺中的分段沟槽形成方法,其特征在于:步骤二设计所述掩膜版的方法还包括:在所述沟槽分段处,对所述沟槽图形进行加宽处理,加宽处理的长度H与所述沟槽末端间距A的关系为:A-50nm≤H≤A+50nm。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造