[发明专利]RapidIO接口架构和数据处理方法

权利要求书

1.一种RapidIO接口架构，其特征在于，包括：

用于接收和发送数据的RapidIO接口模块；

DMA模块；

DDR3存储器；

与所述DDR3存储器和DMA模块连接的DDR3控制器模块；

ARM9处理器模块；

AI协处理模块；

与所述RapidIO接口模块连接的SPARC处理器模块；以及

通过AXI4总线接口与所述RapidIO接口模块、DMA模块、DDR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。

2.根据权利要求1所述的RapidIO接口架构，其特征在于，

所述RapidIO接口模块接收所述SPARC处理器模块发送的控制信号，接收数据时通过所述DMA模块、AXI4桥接模块和DDR3控制器模块将接收的数据写入所述DDR3存储器中，发送数据时通过所述DMA模块和DDR3控制器从DDR3存储器中读取数据。

3.根据权利要求1所述的RapidIO接口架构，其特征在于，

所述AXI4桥接模块，用于符合AXI4通信协议的数据的桥接。

4.根据权利要求1所述的RapidIO接口架构，其特征在于，

所述ARM9处理器模块和AI协处理器模块受所述SPARC处理器模块控制，经过所述AXI4桥接模块和DDR3控制器模块从所述DDR3存储器中读出要处理的数据，处理完毕后再写回所述DDR3存储器。

5.根据权利要求1所述的RapidIO接口架构，其特征在于，

所述AXI4桥接模块包括NIC400异步转换桥IP核。

6.一种用于如权利要求1至5任一项所述的RapidIO接口架构的数据处理方法，其特征在于，包括以下步骤：

RapidIO接口模块接收数据，将未处理的数据写入DDR3存储器中，并发送中断信号给SPARC处理器模块；

所述SPARC处理器模块接收到所述RapidIO接口模块发送的中断信号后，向ARM9模块发送通知信息；

所述ARM9处理器模块接收到所述SPARC处理器模块发送的所述通知信息后，与AI协处理器模块共同处理所述未处理的数据；

所述ARM9处理器模块和AI协处理器模块处理完所述未处理数据后，将处理完成的信息以中断的形式发送给所述SPARC处理器模块；

所述SPARC处理器接收到所述处理完成的信息后，通过控制信号控制所述RapidIO接口模块读出已处理的数据，根据RapidIO通信协议打包发送出去。

7.根据权利要求6所述的数据处理方法，其特征在于，所述方法还包括：

所述SPARC处理器模块配置所述RapidIO接口模块和AI协处理器模块。

8.根据权利要求6所述的数据处理方法，其特征在于，所述方法还包括：

RapidIO接口模块接收数据后，根据预设的通信协议进行解包，通过DMA模块、AXI桥接模块和DDR3控制器模块将未处理的数据写入到DDR3存储器中，并发送中断信号给所述SPARC处理器模块。

9.根据权利要求6所述的数据处理方法，其特征在于，所述ARM9处理器模块接收到所述SPARC处理器模块发送的所述通知信息后，与AI协处理器模块共同处理所述未处理的数据步骤还包括：

所述ARM9处理器模块和AI协处理器模块将所述未处理的数据通过AXI4桥接模块从所述DDR3控制器模块读出；

所述AI协处理器模块将已处理的数据通过所述DDR3控制器模块写回所述DDR3存储器中。