[发明专利]RapidIO接口架构和数据处理方法

说明书

本发明公开了一种RapidIO接口架构和数据处理方法，其中接口架构包括用于接收和发送数据的RapidIO接口模块；DMA模块；DDR3存储器；与所述DDR3存储器和DMA模块连接的DDR3控制器模块；ARM9处理器模块；AI协处理模块；与所述RapidIO接口模块连接的SPARC处理器模块；以及与所述RapidIO接口模块、DMA模块、DDR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。本发明能够解决人工智能芯片对高速数据处理的要求。

技术领域

本发明涉及人工智能芯片技术领域，尤其涉及一种RapidIO接口架构和数据处理方法。

背景技术

人工智能将推动新一轮计算革命。深度学习需要海量数据并行运算，传统计算架构无法支撑深度学习的大规模并行计算需求。为了拓展单芯片的功能性，往往采取异构多核的体系架构。珠海欧比特宇航科技股份有限公司设计的OAI-18异构多核人工智能芯片实现了ARM处理器与SPARC处理器同在一片芯片上的结构。在此芯片中设计并使用基于异构多核人工智能芯片的RapidIO接口架构，以解决人工智能芯片对高速数据处理的要求就很有必要。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提供一种RapidIO接口架构，能够解决人工智能芯片对高速数据处理的要求。

本发明还提出一种用于上述RapidIO接口架构的数据处理方法。

根据本发明的第一方面实施例的RapidIO接口架构，包括：用于接收和发送数据的RapidIO接口模块；DMA模块；DDR3存储器；与所述DDR3存储器和DMA模块连接的DDR3控制器模块；ARM9处理器模块；AI协处理模块；与所述RapidIO接口模块连接的SPARC处理器模块；以及通过AXI4总线接口与所述RapidIO接口模块、DMA模块、DDR3控制器模块、SPARC处理器模块、ARM9处理器模块和AI协处理模块连接的AXI4桥接模块。

根据本发明实施例的RapidIO接口架构，至少具有如下有益效果：本发明实施例的架构可以实现人工智能芯片通过RapidIO高速数据输入输出的应用要求。

根据本发明的一些实施例，所述RapidIO接口模块接收所述SPARC处理器模块发送的控制信号，接收数据时通过所述DMA模块、AXI4桥接模块和DDR3控制器模块将接收的数据写入所述DDR3存储器中，发送数据时通过所述DMA模块和DDR3控制器从DDR3存储器中读取数据。

根据本发明的一些实施例，所述AXI4桥接模块，用于符合AXI4通信协议的数据的桥接。

根据本发明的一些实施例，所述ARM9处理器模块和AI协处理器模块受所述SPARC处理器模块控制，经过所述AXI4桥接模块和DDR3控制器模块从所述DDR3存储器中读出要处理的数据，处理完毕后再写回所述DDR3存储器。

根据本发明的一些实施例，所述AXI4桥接模块包括NIC400异步转换桥IP核。

根据本发明的第二方面实施例的数据处理方法，包括以下步骤：RapidIO接口模块接收数据，将未处理的数据写入DDR3存储器中，并发送中断信号给SPARC处理器模块；所述SPARC处理器模块接收到所述RapidIO接口模块发送的中断信号后，向ARM9模块发送通知信息；所述ARM9处理器模块接收到所述SPARC处理器模块发送的所述通知信息后，与AI协处理器模块共同处理所述未处理的数据；所述ARM9处理器模块和AI协处理器模块处理完所述未处理数据后，将处理完成的信息以中断的形式发送给所述SPARC处理器模块；所述SPARC处理器接收到所述处理完成的信息后，通过控制信号控制所述RapidIO接口模块读出已处理的数据，根据RapidIO通信协议打包发送出去。

根据本发明实施例的数据处理方法，至少具有如下有益效果：本发明实施例的方法可以实现人工智能芯片通过RapidIO高速数据输入输出的应用要求。