[发明专利]一种半导体器件及其制造方法、电子设备

说明书

本发明公开了半导体器件及其制造方法、电子设备，涉及半导体技术领域，在不采用内侧墙工艺的情况下，有效控制栅长。该半导体器件包括半导体衬底、沟道区、源/漏外延层、栅堆叠和衬垫层。沟道区包括多层纳米结构。源/漏外延层形成在沟道区的两端。栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层。第一衬垫层与第一栅堆叠的接触面凸出于第一衬垫层与沟道区的接触面。第一栅堆叠的长度小于纳米结构的长度。本发明还提供一种半导体器件的制造方法。本发明提供的半导体器件应用于电子设备中。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法、电子设备。

背景技术

内侧墙技术是实现硅基沟道堆叠纳米结构器件集成技术的关键之一，纳米结构包括但不限于纳米线或纳米片。采用内侧墙技术可以降低纳米结构释放时的横向腐蚀，以控制硅基沟道堆叠纳米结构器件的实际栅长。也就是说，控制硅基沟道堆叠纳米结构器件的实际栅长基本等于设计栅长。

针对硅锗或锗等高迁移率沟道堆叠纳米结构器件，当前，适用于硅基沟道堆叠纳米结构器件的内侧墙技术，与高迁移率沟道堆叠纳米结构器件存在不兼容的问题。而如果高迁移率沟道堆叠纳米结构器件不采用内侧墙技术，又无法避免纳米结构释放时的横向腐蚀，这将会导致栅长不可控。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法、电子设备，在不采用内侧墙技术的情况下，有效控制栅长。

为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括半导体衬底、沟道区、源/漏外延层、栅堆叠和衬垫层。其中，沟道区包括多层纳米结构，多层纳米结构间隔形成在半导体衬底的上方。源/漏外延层形成在沟道区的两端。栅堆叠包括环绕在所述纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层。第一衬垫层与第一栅堆叠的接触面凸出于第一衬垫层与沟道区的接触面。第一栅堆叠的长度小于纳米结构的长度。

与现有技术相比，本发明提供的半导体器件中包括衬垫层，衬垫层至少包括位于沟道区以及第一栅堆叠与源/漏外延层之间的第一衬垫层，第一栅堆叠的长度可以由第一衬垫层与第一栅堆叠对应部分之间的垂直距离确定，上述垂直距离由半导体器件制造过程中回刻后的牺牲层的长度，以及去除回刻后的牺牲层时对第一衬垫层的横向腐蚀决定。基于此，一方面可以通过精确调整回刻的深度，以精确调整回刻后的牺牲层的长度，进而精确调整替代回刻后的牺牲层而形成的第一栅堆叠的长度。另一方面，本发明在去除回刻后的牺牲层，以释放形成纳米结构时，可以选择牺牲层对第一衬垫层以及纳米结构具有较高刻蚀选择比的刻蚀方式，以降低对第一衬垫层的横向刻蚀。基于此，可以精确调整及控制最终环绕在纳米结构外围的第一栅堆叠的实际长度。

本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

提供一半导体衬底。

在半导体衬底上形成堆叠结构，堆叠结构至少包括交替层叠在一起的牺牲层和沟道层。

至少在沟道层和牺牲层的两侧形成衬垫层，衬垫层至少包括位于沟道层和牺牲层两侧的第一衬垫层。第一衬垫层与牺牲层的接触面凸出于第一衬垫层与沟道层的接触面。

在衬垫层的外侧面形成源/漏外延层。

去除牺牲层，由沟道层形成多层纳米结构，由多层纳米结构形成沟道区。

形成栅堆叠，栅堆叠包括环绕在纳米结构外围的第一栅堆叠，以及填充在牺牲栅所在区域的第二栅堆叠。第一栅堆叠的长度小于纳米结构的长度。

与现有技术相比，本发明提供的半导体器件的制造方法的有益效果与上述技术方案提供的半导体器件的有益效果相同，此处不做赘述。