[发明专利]半导体装置及其制造方法

说明书

实施方式提供一种能够降低基板与接触插塞的接触电阻的半导体装置及其制造方法。根据一个实施方式，半导体装置具备基板，该基板包含两个元件区域，并且所述元件区域沿与所述基板的表面平行的第一方向延伸，并在与所述第一方向交叉的第二方向上相互邻接。所述装置还具备设于所述基板的上方的布线层。所述装置还具备设于所述基板与所述布线层之间的绝缘膜。所述装置还具备插塞，该插塞在所述绝缘膜内，沿所述第二方向、以及与所述第一方向及第二方向交叉的第三方向延伸，设于所述元件区域的各个上，并与所述元件区域及所述布线层电连接。

相关申请

本申请享受以日本专利申请2019－165574号(申请日：2019年9月11日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置及其制造方法。

背景技术

在形成与基板接触的接触插塞的情况下，基板与接触插塞的接触电阻变高成为问题。

发明内容

实施方式提供一种能够降低基板与接触插塞的接触电阻的半导体装置及其制造方法。

根据一个实施方式，半导体装置具备基板，该基板包含两个元件区域，并且所述元件区域沿与所述基板的表面平行的第一方向延伸，并在与所述第一方向交叉的第二方向上相互邻接。所述装置还具备设于所述基板的上方的布线层。所述装置还具备设于所述基板与所述布线层之间的绝缘膜。所述装置还具备插塞，该插塞在所述绝缘膜内，沿所述第二方向、以及与所述第一方向及第二方向交叉的第三方向延伸，设于所述元件区域的各个上，并与所述元件区域及所述布线层电连接。

附图说明

图1是表示第一实施方式的半导体装置的结构的剖面图。

图2是表示第一实施方式的柱状部的结构的剖面图。

图3是表示第一实施方式的半导体装置的制造方法的剖面图。

图4是表示第一实施方式的电路芯片的结构的剖面图。

图5是表示第一实施方式的比较例的电路芯片的结构的剖面图。

图6的(a)～(c)是表示第一实施方式的电路晶片的制造方法的剖面图。

图7是表示第二实施方式的电路芯片的结构的剖面图。

图8是表示第三实施方式的电路芯片的结构的剖面图。

图9的(a)、(b)是表示第四实施方式的电路芯片的结构的俯视图。

图10是表示图9的区域R1以及区域R2的电路构成的电路图。

附图标记说明

1：阵列芯片，2：电路芯片，

11：存储单元阵列，12：绝缘膜，13：层间绝缘膜，

14：层间绝缘膜，15：基板，16：基板，

21：阶梯结构部，22：接触插塞，

23：字线层，24：通孔插塞，

31：晶体管，32、32a、32b：栅极电极，

33：接触插塞，34：布线层，35：布线层，

36：布线层，37：通孔插塞，38：金属焊盘，

41：金属焊盘，42：通孔插塞，43：布线层，

44：通孔插塞，45：金属焊盘，46：钝化膜，

51：绝缘层，52：阻挡绝缘膜，53：电荷蓄积层，