[发明专利]具有集成电感器，电阻器和电容器的功率半导体封装

说明书

一种功率半导体封装包括一个引线框、一个低端场效应晶体管(FET)、一个高端FET、一个电容器、一个电阻器、一个电感器组件、第一种多个接合引线以及一个模塑封装。在一个示例中，整个电感器组件放置在高于整个低端FET、高于整个高端FET以及高于整个第一种接合引线的位置上。在另一个示例中，低端FET的底面和电感器组件的底面是共面的。

技术领域

本发明主要涉及一种半导体封装及其制造方法。更确切地说，本发明涉及一种具有一个集成的电感器、一个集成的电容器以及一个集成的电阻器的驱动金属-氧化物-硅晶体管(DrMOS)。

背景技术

传统的DrMOS在DrMOS封装外部具有一个电感器。图2所示的Yin等人的美国专利号10、111和333，在DrMOS封装中具有一个集成的电感器、一个集成的电容器以及一个集成的电阻器。本发明没有使用金属夹片。在一个示例中，封装的尺寸从7毫米×7毫米×5毫米缩小至6毫米×6毫米×5毫米。电流从20-60安培降至小于10安培。

本发明所述的功率半导体封装包括一个控制器、两个场效应晶体管(FET)以及一个集成的电感器、一个集成的电容器以及一个集成的电阻器。由于集成了电感器，其优点包括更小的外形尺寸、更好的散热和更高的电效率。通过集成方法，针对驱动器和FET动态性能、系统电感和功率FET R_DS(ON)，优化了完整的开关功率级。

发明内容

本发明提出了一种功率半导体封装，包括一个引线框、一个低端场效应晶体管(FET)、一个高端FET、一个电容器、一个电阻器、一个电感器组件、多个接合引线以及一个模塑封装。

在一个示例中，整个电感器组件都放置在高于整个低端FET、高于整个高端FET并且高于第一种多个接合引线的位置上。在另一个示例中，低端FET的底面和电感器组件的底面是共面的。

附图说明

图1表示在本发明的示例中，一种DrMOS的电路图。

图2A和图2B分别表示在本发明的示例中，功率半导体封装沿AA’线的俯视图和剖面图。

图3A和图3B分别表示在本发明的示例中，功率半导体封装沿BB’线的俯视图和剖面图。

具体实施方式

在本发明的示例中，图1表示一种DrMOS的电路图100。该DrMOS包括一个子封装102。子封装102包括一个控制器110、一个电感器130、一个低端FET 140、一个高端FET 150、多个电容器170以及多个电阻器180。

图2A和图2B分别表示在本发明的示例中，功率半导体封装200沿AA’线的俯视图和剖面图。该功率半导体封装200包括一个引线框220、一个低端场效应晶体管(FET)240、一个高端FET 250、一个电容器260、一个电阻器270、一个电感器组件280、第一种多个接合引线291以及一个模塑封装290。引线框220包括一个第一个芯片焊盘222、一个在第一个芯片焊盘222附近的第二个芯片焊盘224、一个在第一个芯片焊盘222和第二个芯片焊盘224附近的第一个末端焊盘226、以及一个在第一个芯片焊盘222和第二个芯片焊盘224附近但又通过第一个芯片焊盘222和第二个芯片焊盘224与第一个末端焊盘226分隔开的第二个末端焊盘228。第一个末端焊盘226电连接到第一个芯片焊盘222，并作为图1所示的开关节点VSWH端口126。第二个末端焊盘228与引线框的其他部分电绝缘，并作为图1所示的Vout端口128。第一个末端焊盘226和第二个末端焊盘228放置在高于第一个芯片焊盘222和第二个芯片焊盘224的位置上。