[发明专利]双向静电放电保护装置

说明书

本发明公开了一种双向静电放电保护装置，其包含重掺杂半导体基板、第一半导体磊晶层、第二半导体磊晶层、重掺杂区与轻掺杂区。基板、重掺杂区与轻掺杂区为第一导电型，磊晶层为第二导电型。第一半导体磊晶层与第二半导体磊晶层依序设在基板上，重掺杂区与轻掺杂区设在第二半导体磊晶层中。轻掺杂区覆盖重掺杂区的角落，重掺杂半导体基板与第一半导体磊晶层之间的接口的崩溃电压对应第二半导体磊晶层与重掺杂区之间的接口的崩溃电压。

技术领域

本发明关于一种垂直式静电放电技术，且特别关于一种双向静电放电保护装置。

背景技术

静电放电(ESD)损坏已成为以纳米级互补式金氧半(CMOS)工艺制造的CMOS集成电路(IC)产品的主要可靠性问题。静电放电保护装置通常设计为用于释放静电放电能量，因此可以防止集成电路芯片受到静电放电损坏。

静电放电保护装置的工作原理如图1所示，在印刷电路板(PCB)上，静电放电保护装置8并联欲保护装置9，当ESD情况发生时，静电放电保护装置8瞬间被触发，同时，静电放电保护装置8亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过静电放电保护装置8得以释放。为了降低静电放电保护装置8所占据的体积与面积，故实现垂直式瞬时电压抑制器在美国专利号8217421B2、5190884与5455447。这些专利公开了PNP双载子接面晶体管。然而，PNP双载子接面晶体管为单向PNP装置，并非双向PNP装置。

因此，本发明在针对上述的困扰，提出一种双向静电放电保护装置，以解决现有技术所产生的问题。

发明内容

本发明提供一种双向静电放电保护装置，其抑制电流拥挤效应(currentcrowding effect)，并提升静电放电耐受度。

本发明提供一种双向静电放电保护装置，其包含重掺杂半导体基板、第一半导体磊晶层、第二半导体磊晶层、重掺杂区与轻掺杂区。重掺杂半导体基板具有第一导电型，第一半导体磊晶层具有第二导电型，第一半导体磊晶层设在重掺杂半导体基板上。第二半导体磊晶层具有第二导电型，第二半导体磊晶层设在第一半导体磊晶层上，其中第一半导体磊晶层的掺杂浓度不同于第二半导体磊晶层的掺杂浓度。重掺杂区具有第一导电型，重掺杂区设在第二半导体磊晶层中。轻掺杂区具有第一导电型，轻掺杂区设在第二半导体磊晶层中，其中轻掺杂区围绕重掺杂区，并覆盖重掺杂区的角落。

在本发明的一实施例中，重掺杂半导体基板与第一半导体磊晶层之间的接口的崩溃电压对应第二半导体磊晶层与重掺杂区之间的接口的崩溃电压。

在本发明的一实施例中，第一导电型为N型，第二导电型为P型。

在本发明的一实施例中，第一导电型为P型，第二导电型为N型。

在本发明的一实施例中，第一半导体磊晶层的掺杂浓度大于第二半导体磊晶层的掺杂浓度。

在本发明的一实施例中，重掺杂半导体基板与第一半导体磊晶层之间的接口的崩溃电压的绝对值等于第二半导体磊晶层与重掺杂区之间的接口的崩溃电压的绝对值。

在本发明的一实施例中，双向静电放电保护装置更包含隔离结构，其设在重掺杂半导体基板、第一半导体磊晶层与第二半导体磊晶层中，隔离结构围绕重掺杂区与轻掺杂区。

在本发明的一实施例中，双向静电放电保护装置更包含隔离结构，其设在重掺杂半导体基板、第一半导体磊晶层与第二半导体磊晶层中，隔离结构围绕重掺杂区，轻掺杂区围绕隔离结构。

在本发明的一实施例中，隔离结构的深度至少大于第一半导体磊晶层与第二半导体磊晶层的总厚度。

在本发明的一实施例中，双向静电放电保护装置更包含重掺杂埋层，其设在第一半导体磊晶层与第二半导体磊晶层之间，重掺杂埋层具有第二导电型。

在本发明的一实施例中，轻掺杂区的底部等于或深于重掺杂区的底部。