[发明专利]半导体器件及其制作方法

说明书

本发明涉及一种半导体器件及其制作方法，其中半导体器件包括半导体衬底，半导体衬底包括多个芯片区域以及用于分隔所述芯片区域的切割道；切割道内形成有测试结构，测试结构包括有源区和连接结构，有源区形成于半导体衬底内，连接结构位于有源区的端部，通过连接结构将位于同一列上的多个有源区依次首尾连接；测试结构用于位线接触电阻测试。本实施例中，半导体器件在切割道内设置有用于测试位线接触电阻的测试结构，通过位于有源区的端部的连接结构将位于同一列上的多个有源区依次首尾连接，进而得到位于同一列上的多个位线接触电阻与有源区的阻值之和，解决了因浅沟槽隔离结构异常所导致的测量不准确的问题，提高测试准确度，进而提高产品品质。

技术领域

本发明涉及半导体存储器件技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

随着半导体器件尺寸微缩，17nm的动态随机存取存储器(Dynamic Random AccessMemory，DRAM)制程相当于19nm的DRAM而言，存储单元阵列区和周边电路区的晶体管的尺寸都越来越小，工艺复杂度越来越高，为了对半导体器件的制造工艺进行监控，以保证半导体器件的可靠性，通常的做法是在半导体器件中形成测试结构(testkey)，用于半导体器件的一些关键参数的测试和模拟，以保证半导体器件出厂的质量。

对半导体器件关键参数的测试包括半导体器件电阻的测试等。例如，通过进行位线接触电阻测试，可测试位线接触插塞与衬底之间的是否接触良好。但是，由于当前的位线接触电阻测试结构测试时，有源区之间存在浅沟槽隔离结构，所以当有源区中间的衬底中的浅沟槽隔离结构出现异常时，同样会导致BLC电阻异常高，因此无法准确反应出位线插塞与衬底之间的接触情况。

发明内容

本发明提供了一种半导体器件及其制作方法，以解决目前半导体器件中的测试结构无法准确反应接触情况的问题。

本发明实施例提供了一种半导体器件，包括：

半导体衬底，包括多个芯片区域以及用于分隔所述芯片区域的切割道；

其中，所述切割道内形成有测试结构，所述测试结构包括：

有源区，形成于半导体衬底内；和

连接结构，位于所述有源区的端部，通过所述连接结构将位于同一列上的多个所述有源区依次首尾连接。

所述测试结构用于位线接触电阻测试。

在其中一个实施例中，所述连接结构包括：

第一连接插塞，位于所述有源区的首部；

第二连接插塞，位于所述有源区的尾部；和

金属层，位于所述第一连接插塞和所述第二连接插塞上方，将所述第一连接插塞与所述第二连接插塞连接。

在其中一个实施例中，所述连接结构还包括金属阻挡层，所述金属阻挡层位于所述第一连接插塞与所述金属层之间以及所述第二连接插塞和所述金属层之间。

在其中一个实施例中，位于同一列上的多个所述有源区和多个所述连接结构共同构成“Z”字型测试结构。

在其中一个实施例中，在沿所述有源区延伸的方向上每相邻两个所述有源区连接。

在其中一个实施例中，所述测试结构为所述切割道内的多个测试结构之一。

在其中一个实施例中，所述芯片区域为半导体存储芯片。

基于同一发明构思，本发明实施例还提供了一种半导体器件的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成多个芯片区域和切割道；其中，所述切割道内具有多个与所述芯片区域同步形成的有源区；