[发明专利]一种FPGA芯片的RAM存储区单粒子效应容错方法

说明书

本发明公开了一种FPGA芯片的RAM存储区单粒子效应容错方法，通过压缩冗余方式实现了全存储区任意比特的单粒子效应错误检测，并基于流水线方式对单位长度数据进行校验码计算，在单个时钟周期内完成校验码生成与比较，达到数据的快速检错与即时纠错目的。本发明所述方法消耗的硬件资源少，实时性能较高，适用于FPGA芯片存储区数据的错误恢复，可提高设计可靠性，进而保证了电力二次设备系统的运行性能与可靠性。

技术领域

本发明涉及集成芯片单粒子效应在线检错纠错方法，具体涉及一种FPGA芯片的RAM存储区单粒子效应容错方法。

背景技术

随着智能电网建设的全面推进，变电站二次设备中大规模采用了集成芯片，其中，可编程逻辑门阵列(FPGA芯片)作为代表之一，具有可重载、扩展灵活性及并行高处理性能等一系列优点，得到了广泛应用。

但相较于传统模拟回路，基于成本、面积及可配置性要求，电力系统二次设备中应用的FPGA芯片一般为大规模应用的基于SRAM工艺的FPGA芯片。由于SRAM型FPGA芯片采用静态RAM的存储工艺来存储配置数据信息，工作电压较低，更易受空间电磁信号的干扰。虽然相对于空间环境，电力二次设备运行的地面环境存在地磁场和大气层的保护的环境，粒子辐射水平相对较低，但少量的辐射粒子仍然能穿透地磁场和大气层，进而影响电力二次设备中的集成电路。单粒子效应会导致电路节点电压的瞬变以及穿过节点电流发生瞬变，引起SRAM型FPGA芯片中存储数据比特位暂时或永久性改变。

而利用FPGA芯片电路工作的实时性和并发性及内部超大规模的可编程逻辑模块(CLB)将复杂的计算与逻辑处理分解成多个接口功能电路模块，依次实现各总线间进行协议转换，实现数据共享。此外，对于实时数据路数较多，实现原理简单，但计算量较大的控制或预处理算法，在通用处理器内处理会占用较多机时，无法满足直流控制保护系统等最高达100KHz的控制频率需求。FPGA芯片的并行特性可以并行处理多路数据，采用流水线等设计方式，可为通用处理器提供额外算力，简化CPU设计，使得CPU设计更集中于复杂算法的实现。因此电力二次设备中FPGA芯片的主要功能之一各类为应用的扩展通信接口或算法实现。

上述功能的实现基础依赖于大量的实时数据存储，因此，实时数据存储质量与系统可靠性密切相关。在电力二次设备FPGA芯片内的存储数据发生改变，会造成重要SV、GOOSE类通信数据错误乃至丢失，控制算法计算结果出现异常导致误操作等严重后果。特别地，近来研究发现，集成芯片中存储区是最易受单粒子效应影响的部分之一，因此，有必要对FPGA芯片抗空间辐射干扰技术进行深入研究，提高FPGA芯片运行可靠性。

现有FPGA芯片存储区单粒子效应检错纠错方法的研究大部分集中于高辐照环境的航空航天应用，一般采用三模冗余、ECC或在数据流中增加EDAC码方式进行存储区数据的检错纠错。

论文《基于FPGA芯片的嵌入式加固系统设计》对存储单元进行三模冗余设计和(12,8)汉明码EDAC编码设计加固。但三模冗余方式存在硬件资源开销大，资源利用率低的问题，不适用于对成本与功耗要求较高的电力二次设备领域。

专利CN201610939803.2公开了关于Hsiao码作为纠错码实现EDAC电路的编解码操作，实现数据的纠一检二功能。然而，采用编码类的EDAC方式须在存储数据中增加纠错码，实现原理类似于ECC方式，虽然硬件资源耗费少，但检错纠错能力一般，且检错纠错间隔时间较长，不适用于实时性能要求较高的应用中。

专利CN201910305781.8公开了针对双端口RAM模块的单粒子效应容错方法。该方法通过将第二端口作为刷新端口，从而与用户端口独立操作，实现了数据的实时检错与纠错。但该方法的检错纠错能力依然较低，无法满足双端口独立时钟，不同速率的应用需求。

发明内容