[发明专利]一种可优化延时的纳米CMOS电路容错映射方法

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1.一种可优化延时的纳米CMOS电路容错映射方法，其特征在于，包括以下步骤：

步骤1：针对包含M个原始输入PI及N个原始输出PO的待映射或非逻辑电路，将从该逻辑电路的任一原始输入PI到逻辑门g的所有路径中经历的最多逻辑门的个数定义为逻辑门g的逻辑级，记为L(g)，逻辑门g的信号到达时间可量化为此值；将该逻辑电路的所有原始输出PO中经历的最多逻辑门的个数定义为逻辑电路的延时CD；将从该逻辑电路的任一原始输出PO到逻辑门g的所有路径中经历的最多逻辑门的个数定义为逻辑门g的逆逻辑级，记为IL(g)；将逻辑电路的延时CD与逻辑门g的逆逻辑级IL(g)之差定义为逻辑门g的信号完成时间，记为RL(g)；

步骤2：将存在连接关系的两个逻辑门g和g’之间的逻辑连接边表示为e(g,g’)，其中g’是g的输出逻辑门，g是g’的输入逻辑门；将逻辑门g’的信号完成时间与其输入逻辑门g的信号到达时间之差定义为逻辑连接边e(g,g’)的余量，记为S(e(g,g’))＝RL(g’)-L(g)，表示能够插入到逻辑连接边e(g,g’)上并可引起电路延时恶化的最少逻辑门的个数；

若任一逻辑连接边e(g,g’)的余量等于1，即S(e(g,g’))＝1，定义该逻辑连接边为关键边；若任一逻辑连接边e(g,g’)的余量等于2，即S(e(g,g’))＝2，定义该逻辑连接边为次关键边；若任一逻辑连接边e(g,g’)的余量既不等于1也不等于2，定义该逻辑连接边为一般连接边；若任一逻辑门g满足L(g)＝RL(g)，定义该逻辑门为关键门；若任一逻辑门g满足RL(g)-L(g)＝1，定义该逻辑门为次关键门；

步骤3：将路径树定义为由n个逻辑门组成的子逻辑网络，该子逻辑网络的每个输入均由PI或逻辑门组成，该子逻辑网络的输出是一个PO，定义为根逻辑门；

将以PO为根逻辑门的路径树称为PO路径树；将根逻辑门的逻辑级等于CD的路径树定义为关键路径树，将根逻辑门的逻辑级等于CD-1的路径树定义为次关键路径树，将根逻辑门的逻辑级小于CD-1的路径树定义为一般路径树；

步骤4：逻辑门g及其输出逻辑门g’的关联度OutputCriticality(g,g')取决于逻辑连接边e(g,g’)的余量：

将逻辑门g分配至PO_i路径树产生的代价Partitioncost(PO_i)定义为不存在于PO_i路径树内的输出逻辑连接边的关联度|E_differ(PO_i)|与存在于PO_i路径树内的输出逻辑连接边的关联度|E_same(PO_i)|之差：

Patitioncost(PO_i)＝|E_differ(PO_i)|-|E_same(PO_i)| (2)

其中，|E_differ(PO_i)|表示逻辑门g的输出逻辑门g’被分配至PO_i路径树而逻辑门g没有被分配至PO_i路径树的情况下，对应的输出逻辑连接边的关联度之和；|E_same(PO_i)|表示逻辑门g及其输出逻辑门g’均被分配至PO_i路径树的情况下，对应的输出逻辑连接边的关联度之和；

步骤5：对于包含M个原始输入PI及N个原始输出PO的待映射或非逻辑电路，采用广度搜索算法，通过式(1)和式(2)计算其任一逻辑门g被分配至不同PO_i路径树的代价，选择最小的代价对应的PO_i路径树，将逻辑门g分配至该PO_i路径树；按输出到输入的顺序遍历该或非逻辑电路中所有逻辑门，完成N个路径树的划分工作；

步骤6：任一原始输入PI对任一原始输出PO的信号紧密度ST_PIPO由该原始输入PI加入PO路径树中最长路径的最早信号到达时间表示，最早信号到达时间可量化为最长路径中的逻辑门的逻辑级：

ST_PIPO＝CD-minL(g|g∈LongestPath(PO)PI∈In(g)) (3)

其中，g∈LongestPath(PO)表示逻辑门g位于PO路径树中的最长路径上，PI∈In(g)表示原始输入PI的信号可传递至逻辑门g；

步骤7：在K个路径树中，以包含最多逻辑门的PO_k关键路径树中信号紧密度最大的原始输入PI_i为中心构造一维数组；

按照PO_k关键路径树中包含的m(mM)个PI对PO_k的信号紧密度递减的顺序，将m个PI由一维数组中心位置向两端发散式添加至一维数组中；

对剩余的K-1个路径树，按照根逻辑门的逻辑级递减的顺序分批次计算该K-1个路径树中包含的PI对路径树根逻辑门PO的信号紧密度；每个批次中的PI按信号紧密度递减的顺序添加至一维数组的两端；

将已排序完成的M个PI映射于纳米CMOS电路边界的无缺陷纳米CMOS单元中；

步骤8：根据逻辑级增序顺序对次关键路径树和关键路径树内的逻辑门进行优先映射：

步骤8-1：遍历位于次关键路径树和关键路径树内的任一逻辑级L₁上的全部逻辑门，针对任一逻辑门g_i，依次判断g_i的输入逻辑门g_i”和输出逻辑门g_i’所映射的纳米CMOS单元之间是否存在连通域交集，若存在连通域交集∨(C_i)，则转至步骤10；若不存在连通域交集，则将逻辑门g_i随机映射于g_i”的映射单元连通域内某一未映射的纳米CMOS单元中；

步骤8-2：循环步骤8-1，遍历次关键路径树和关键路径树内的所有逻辑级，直至次关键路径树和关键路径树内所有逻辑级上的所有逻辑门均映射完毕，转至步骤11；

步骤9：若已完成次关键路径树和关键路径树内的逻辑门的映射，根据逻辑级增序顺序对一般路径树内的逻辑级上的逻辑门进行分层映射：

步骤9-1：遍历位于一般路径树内的任一逻辑级L₂上的全部逻辑门，针对任一逻辑门g_j，依次判断g_j的输入逻辑门g_j”和输出逻辑门g_j’所映射的纳米CMOS单元之间是否存在连通域交集，若存在连通域交集∨(C_j)，则转至步骤10；若不存在连通域交集，则将逻辑门g_j随机映射于g_j”的映射单元连通域内某一未映射的纳米CMOS单元中；

步骤9-2：循环步骤9-1，遍历一般路径树内的所有逻辑级，直至一般路径树内所有逻辑级上的所有逻辑门均映射完毕，转至步骤11；

步骤10：为待映射逻辑门g在连通域交集∨(C)内寻找可映射单元：

对于待映射逻辑门g，若在连通域交集∨(C)内存在常闭缺陷单元A，则针对与常闭缺陷单元A间存在常闭缺陷的单元B，判断单元B上映射的逻辑门与逻辑门g之间是否存在连接关系；若没有连接关系，则舍弃常闭缺陷单元A，选择∨(C)内的任一无常闭缺陷的纳米CMOS单元作为逻辑门g的可映射单元；若存在连接关系，则将常闭缺陷单元A作为逻辑门g的可映射单元，采用低逻辑级互补信号进行缺陷阻隔；

若连通域交集∨(C)内不存在常闭缺陷单元，则选择∨(C)内的任一无常闭缺陷的纳米CMOS单元作为逻辑门g的可映射单元；

步骤11：判断当前已映射各逻辑门是否存在错误，采用不良函数计算为：

其中：

r表示连通域半径，g、g’表示已映射的逻辑门，且g’与g之间存在逻辑连接边；

c_i和p(g)表示纳米CMOS单元，其中p(g)是逻辑门g所映射的单元；

表示在逻辑门g所映射的单元p(g)的连通域范围内的所有单元与p(g)之间，存在常闭缺陷的情况之和；若存在常闭缺陷，则表示逻辑电路的逻辑门的平均扇入扇出度之和；

表示已映射的逻辑门g与g’所映射的单元之间，不满足连通域约束的情况之和；若违反连通域约束且逻辑门g’、g之间的逻辑连接边为次关键边或关键边，则若违反连通域约束且逻辑门g’、g之间的逻辑连接边为一般连接边，则U_g',g＝1；

已映射各逻辑门判断完毕后，转至步骤12；

步骤12：采用禁忌搜索算法对次关键路径树和关键路径树内的逻辑门迭代200次进行邻域扰动容错；对一般路径树内的逻辑门迭代50次进行邻域扰动容错；

针对已选择的进行容错的映射单元，在其映射的纳米CMOS单元的连通域范围内搜索可替换的纳米CMOS单元；建立单元集合作为候选表，用于存放所有替换单元；计算候选表中各候选单元交换后的成本值，选择成本值最小的单元进行交换，成本函数表示为；

其中：

badness_g表示逻辑门g的不良函数值；

p(g)表示逻辑门g的映射单元；wire_p(g)为逻辑门g与其输出逻辑门所映射单元之间的互连线长；

N表示已映射的逻辑门总和；

当达到迭代次数或映射结果中无错误映射时，禁忌搜索算法停止扰动，若错误映射仍存在，则对无法连接的路径采用反相器对插入法进行连通域扩展以容错，再转至步骤13；

步骤13：为映射结果更新连接关系；

从原始输入PI的映射单元开始，沿单元间导通纳米二极管连接的定向信号通路，将纳米CMOS电路中的一个映射单元对应一个或非逻辑门，单元间导通纳米二极管对应为逻辑连接边，映射结果更新为逻辑门组成的等效电路；

针对等效电路中的逻辑门，计算逻辑级和逻辑连接边的余量；若计算后各逻辑门的逻辑级和逻辑连接边的余量发生变化，且存在新增的次关键门或关键门，则该新增的次关键门或关键门所在路径树相应更新并新增为次关键路径树或关键路径树，针对该新增的次关键路径树或关键路径树，转至步骤8执行优先映射；若计算后各逻辑门的逻辑级和逻辑连接边的余量未发生变化，则转至步骤9，执行分层映射。