[发明专利]一种可优化延时的纳米CMOS电路容错映射方法

说明书

本发明公开了一种可优化延时的纳米CMOS电路容错映射方法，针对采用现有容错映射方法实现正确逻辑功能的纳米CMOS电路中存在的时延性能较差、求解速度与质量不佳等问题，在缺陷纳米CMOS电路的映射约束下，提供一种可优化延时的纳米CMOS电路容错映射方法。本发明容错映射方法对传统的纳米CMOS电路的映射流程进行优化，新增逻辑级对待映射逻辑电路的划分技术以及物理级的以原始输入为对象的预规划技术，将逻辑电路以路径树为单位，采用两种映射模式映射至纳米CMOS电路中预规划区域中以优化各路径延时，并通过寻找可用缺陷单元以提高映射成功率，在快速消除缺陷对纳米CMOS电路逻辑功能的影响的基础上，时延映射电路延时性能的优化。

技术领域

本发明涉及集成电路领域，具体是一种可优化延时的纳米CMOS电路容错映射方法。

背景技术

随着生产制造工艺线宽的缩小，硅基CMOS集成电路已步入纳米级尺寸，微观世界的量子效应对信号完整性的影响增大，互联线上的延时逐渐取代CMOS器件延时成为影响CMOS集成电路心梗的重要因素，这类技术难题使得人们寄希望于纳米技术和CMOS工艺相结合的混合工艺来满足当前发展的需求。其中2005年Likharev和他的同事提出了结合CMOS与纳米连线层的CMOS/纳米线/分子混合(Cmos/nanowire/MOLecular hybrid，CMOL)的电路技术，被认为最具代表性的能够延续摩尔定律的后CMOS技术之一。纳米CMOS电路结构混合了传统工艺中的MOS管以及纳米制造工艺中的纳米器件和纳米线，因此具有丰富的逻辑功能和高密度、低功耗的优点。目前纳米CMOS电路结构已经成功应用到忆阻器设计的存储器、CMOL FPGA和神经网络电路中。

纳米CMOS电路是一种以纳米交叉阵列结构为基础的混合电路：顶部为两层垂直交叉的纳米线层，每层纳米线平行排布，交叉纳米线的交叉处布置一个可编程纳米器件(纳米二极管)；底部为CMOS反相器，通过接口引脚与纳米线层间连接，接口引脚位于每根纳米线的中心位置，可将纳米线上的信号传递至CMOS反相器中。如图1所示为纳米CMOS电路结构剖面图。每一根输入纳米线通过接口引脚将信号传递给CMOS反向器取反以后，可通过接口引脚和输出纳米线将信号传输出来，再通过配置为低阻态的可编程纳米二极管，信号在输入纳米线上实现线或逻辑，在纳米CMOS电路中可以实现或非逻辑和非逻辑(即NOR逻辑和NOT逻辑)。以CMOS反相器为基准，可以将纳米CMOS电路分为多个纳米CMOS单元，每个单元中包含一个CMOS反相器、两个与反相器连接的接口引脚、两根周期性断裂的输入输出纳米线以及周期排布于输入纳米线上的纳米二极管。通过众多纳米二极管，任意纳米CMOS单元可以与附近的有限M＝2r(r-1)-1个单元连接。但是由于在纳米CMOS电路制造过程中以及生产出的纳米二极管的编程电压存在误差，导致纳米CMOS电路的缺陷率可达10％～20％，远高于在传统的CMOS电路中10^-9～10^-7的缺陷率。缺陷的存在对纳米CMOS电路中单元的连接范围产生巨大影响。

人们普遍认为，在纳米CMOS电路中，因配置电压过低或纳米线不规则断裂会造成纳米CMOS单元中CMOS反相器可连接的其他纳米CMOS单元数目减少，这种缺陷成为常开缺陷(stuck-at-open)。如图2(a)所示为3×2大小的纳米CMOS电路结构中纳米二极管常开缺陷示意图，纳米二极管①存在常开缺陷，圆形表示正常编程为导通状态的纳米二极管和接口引脚。从图2(a)可见，单元C的输入纳米线上的纳米二极管①常开，①连接单元B的输出纳米线，导致单元B的输出信号无法传输至单元C。原本单元C可以实现逻辑：由于常开缺陷的存在，则会实现：从图2(b)的等效路径图可以看出常开缺陷不仅影响逻辑正确性而且改变信号路径。