[发明专利]编译器辅助的寄存器堆写入减少

说明书

本申请公开了编译器辅助的寄存器堆写入减少。本文中描述的示例涉及软件和硬件优化，其管理其中对小于寄存器的整体的寄存器的写入操作的场景。编译器检测对同一寄存器进行部分写入的指令，将此类指令编组，并且将提示提供给部分写入的硬件。执行单元将经编组的指令的输出数据进行组合并且随着单次写入更新目的地寄存器而不是多次分开的部分写入。

背景技术

数字图像生成、处理和显示被计算系统和计算机执行的应用广泛地执行和采用。例如，智能电话、智能家居、安全系统、自动驾驶车辆、和计算机游戏应用生成数字图像或采用图像处理。在一些情况下，二维(2D)或三维(3D)图像由计算机系统生成和显示。

图形处理单元通常用于图像生成、机器学习和人工智能应用。诸如通用寄存器堆(GRF)、专用寄存器堆(SRF)和累加器寄存器(ACR)之类的寄存器堆用于对在图形处理单元(GPU)的执行单元(EU)的计算的中使用的数据的存储。对寄存器堆的部分更新浪费可用带宽。它们可能进一步引入消耗寄存器带宽和功率的读取-修改-写入操作。

附图说明

图1是根据实施例的处理系统的框图。

图2A-图2D图示由本文中描述的实施例提供的计算系统和图形处理器。

图3A-图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。

图4是根据一些实施例的图形处理器的图形处理引擎的框图。

图5A-图5B图示根据本文中描述的实施例的线程执行逻辑，该线程执行逻辑包括在图形处理器核中采用的处理元件的阵列。

图6图示根据实施例的附加的执行单元。

图7是图示根据一些实施例的图形处理器指令格式的框图。

图8是图形处理器的另一实施例的框图。

图9A是图示根据一些实施例的图形处理器命令格式的框图。

图9B是图示根据实施例的图形处理器命令序列的框图。

图10图示根据一些实施例的数据处理系统的示例性图形软件架构。

图11A是图示根据实施例的可用于制造集成电路以执行操作的IP核开发系统的框图。

图11B图示根据本文中描述的一些实施例的集成电路封装组件的截面侧视图。

图11C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片。

图11D图示根据实施例的包括可互换小芯片的封装组件。

图12、图13A和图13B图示根据本文中所述的各实施例的可以使用一个或多个IP核制造的示例性集成电路和相关联的图形处理器。

图14描绘示例系统。

图15提供数据移动的图像表示。

图16描绘由执行单元(EU)使用的示例简化微架构。

图17描绘对缓冲器的使用的示例描绘。

图18描绘用于紧缩字节转换的数据移动。

图19描绘缓冲器的示例实现方式。

图20描绘示例过程。

图21描绘示例过程。

具体实施方式