[发明专利]密封环及芯片的封装结构

说明书

本发明提供了一种密封环及芯片的封装结构，芯片的封装结构包括：密封环，位于所述密封环内的管芯，和设置在所述管芯上的多个硅片管脚；所述密封环包括多个金属层，其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接，所述多个金属层形成至少一个电容；各所述硅片管脚越过所述金属模块与芯片管脚键合。

技术领域

本发明涉及半导体技术领域，特别涉及一种密封环及芯片的封装结构。

背景技术

静电释放(Electronic Static Discharge,ESD)是一种客观存在的自然现象，产生的方式多种，如接触、摩擦、感应等。特点是长时间积聚、高电压、低电量、大电流和作用时间短的特点。静电在日常生活中无处不在，人体和周围就带有很高的静电电压，几千伏甚至几万伏。

ESD事件带来的瞬时大电流脉冲常常会导致芯片中器件失效。ESD导致的集成电路失效占有很大的比例。在传统工艺中，由于栅氧化层的厚度较厚，栅氧化层在ESD冲击下出现过压击穿的问题不是很严峻。然而随着集成电路工艺的不断进步，栅氧化层不断减薄，晶体管的栅极击穿电压变得越来越小，抵御ESD轰击的能力变得越来越弱。

在做芯片设计产品的时候，不仅需要考虑到模拟性能，还需要确保芯片的系统级可靠性。在将产品交给客户使用时，不发生系统级可靠性问题。

如图1～2所示，现有的芯片技术提出一种不增加版图面积的方法，来改善因为各种不可防范的静电击穿晶体管的栅极，并有效防止封装短路，具体为内部管芯电路外围具有硅片管脚(PAD)，以及处于硅片管脚外围具有密封环。密封环用来隔离防护因为外部切割应力、潮湿、外部电荷带入，从而影响内部芯片性能。密封环作为隔离槽，也可以改变它的版图布局方法，使之成为一种独特的电容去提高ESD性能，但是因为密封环作为电容，最后封装拉线会出现偶发情况，例如：因为拉线问题造成硅片管脚之间短路，如图3所示。因此需要设计一种新的密封环，既可以在不增加面积的情况下对ESD防护又可以提高封装可靠性。

发明内容

本发明的目的在于提供一种密封环及芯片的封装结构，以解决现有的密封环作为电容封装时因为拉线造成硅片管脚之间短路的问题。

为解决上述技术问题，本发明提供一种密封环，包括：

多个金属层；

其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接；

所述多个金属层形成至少一个电容。

可选的，在所述的密封环中，相邻的两层金属层之间形成一个电容。

可选的，在所述的密封环中，所述电容为MOM电容。

可选的，在所述的密封环中，所述电容连接在电源正极与接地之间。

本发明还提供一种芯片的封装结构，包括：

密封环，位于所述密封环内的管芯，和设置在所述管芯上的多个硅片管脚；

所述密封环包括多个金属层，其中顶层的金属层被划分为多个金属模块，各所述金属模块之间没有电性连接，所述多个金属层形成至少一个电容；

各所述硅片管脚越过所述金属模块与芯片管脚键合。

可选的，在所述的芯片的封装结构中，相邻的两层金属层之间形成一个电容。

可选的，在所述的芯片的封装结构中，所述电容为MOM电容。

可选的，在所述的芯片的封装结构中，所述硅片管脚包括电源正极管脚和接地管脚；各所述电容连接在所述电源正极管脚和所述接地管脚之间。