[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，半导体结构包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；器件栅极结构，横跨所述鳍部和沟道结构层且包围所述沟道层；源漏掺杂层，位于所述器件栅极结构两侧的沟道结构层和鳍部中；层间介质层，位于所述源漏掺杂层的顶部，且覆盖所述器件栅极结构的侧壁。所述源漏掺杂层还位于鳍部中，从而增大了源漏掺杂层的体积，相应增加了源漏掺杂层产生的沟道应力，进而提高半导体结构的电学性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；沟道结构层，位于所述鳍部上且与所述鳍部间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；器件栅极结构，横跨所述鳍部和沟道结构层且包围所述沟道层；源漏掺杂层，位于所述器件栅极结构两侧的沟道结构层和鳍部中；层间介质层，位于所述源漏掺杂层的顶部，且覆盖所述器件栅极结构的侧壁。

可选的，沿平行于所述衬底且与所述器件栅极结构的延伸方向相垂直的方向上，位于所述沟道层正下方的器件栅极结构的侧壁相对于所述沟道层的侧壁向内缩进；所述半导体结构还包括：内壁层，位于所述沟道层正下方的所述器件栅极结构的侧壁和所述源漏掺杂层之间。

可选的，所述源漏掺杂层包括：第一源漏掺杂层，位于所述器件栅极结构两侧的所述沟道结构层中；第二源漏掺杂层，位于所述第一源漏掺杂层底部的所述鳍部中，沿平行于所述衬底且与所述器件栅极结构的延伸方向相垂直的方向上，所述第二源漏掺杂层的侧壁相对于所述第一源漏掺杂层的侧壁向内缩进。

可选的，所述第二源漏掺杂层的侧壁相对于所述第一源漏掺杂层的侧壁向内缩进2nm至5nm。

可选的，所述器件栅极结构为金属栅极结构。

可选的，所述源漏掺杂层位于部分厚度的所述鳍部中。

可选的，所述源漏掺杂层的底部至所述鳍部的顶部的距离为20nm至60nm。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述鳍部上形成有一个或多个堆叠的沟道叠层，每一个所述沟道叠层包括牺牲层以及位于所述牺牲层上的沟道层；在所述衬底上形成横跨所述沟道叠层和鳍部的栅极结构，所述栅极结构覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层和鳍部中形成凹槽，所述凹槽的侧壁暴露出沟道叠层和鳍部；在所述凹槽中形成源漏掺杂层。

可选的，沿平行于所述衬底且与所述器件栅极结构的延伸方向相垂直的方向上，位于所述沟道层正下方的器件栅极结构的侧壁相对于所述沟道层的侧壁向内缩进；所述半导体结构还包括：内壁层，位于所述沟道层正下方的所述器件栅极结构的侧壁和所述源漏掺杂层之间。