[发明专利]分频电路、多模分频器、锁相环电路以及电缆

说明书

本发明公开了一种分频电路，多模分频器、锁相环电路以及电缆，其中，分频电路包括第一触发器，包括主锁存器以及从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。本发明的技术方案可使用较少的触发器实现较高工作频率，进而提高信息的传输速度。

技术领域

本发明涉及集成电路技术领域，尤其涉及一种分频电路、一种多模分频器、一种锁相环电路以及一种电缆。

背景技术

随着云计算、云存储等快速发展，给提供各个云计算、云存储服务的数据中心的通信速度带来压力，数据中心由数以万计的服务器组件，这些服务器通常通过光纤电缆相连接。因此，如何利用光纤电缆等有线媒介进行信号的高速度的传输一直是本领域技术人员致力解决的问题。

发明内容

本发明的发明目的在于提供一种能高速传输的分频电路。

本发明实施例提供了一种分频电路，包括：第一触发器，包括主锁存器以及与主锁存器电连接的从锁存器，第一触发器的正相输出端输入至自身的数据端；第二触发器，第一触发器的正相输出端输入至第二触发器的数据端，待分频的第一时钟信号分别输入至第一触发器的时钟端以及第二触发器的时钟端；调频控制单元，调频控制单元包括开关管控制电路以及逻辑门电路；第二触发器通过开关控制电路与从锁存器的数据输入端连接；逻辑门电路的输入端与第一触发器的输出端、以及模式控制信号端连接；逻辑门电路的输出端与开关管控制电路连接，逻辑门通过控制开关管控制电路的开关状态，控制第二触发器与从锁存器的数据输入端连接，形成脉冲消减网络。

基于前述方案，在另一个实施例中，分频电路还包括：第三触发器，与第一触发器以及调频控制单元电连接，第一触发器的反相输出端输入至第三触发器的时钟端，第三触发器的正相输出端输入至自身的数据端，第三触发器的输出端通过逻辑门电路与开关管控制电路电连接。

基于前述方案，在另一个实施例中，开关管包括第一开关管以及第二开关管，第三触发器的输出端以及模式控制信号通过逻辑门电路与第一开关管电连接，第二开关管与第一开关管串联连接，第二触发器的输出端与所述第二开关管电连接。

基于前述方案，在另一个实施例中，第一开关管包括NMOS管，逻辑门包括或非门，第三触发器的反相输出端以及模式控制信号输入或非门后输入至第一开关管的栅极，以使模式控制信号为高电平时，第一开关管处于截止状态。

基于前述方案，在另一个实施例中，第二开关管包括PMOS管，第二开关管的源极与从锁存器以及主锁存器电连接，第一开关管的源极与第二开关管的漏极电连接，第一开关管的漏极接地，第二触发器的正相输出端输入至第二开关管的栅极，以使当模式控制信号为低电平时，第二触发器与第二开关管形成脉冲吞咽网络。

基于本发明的另一个方面，本发明实施例还提供了一种多模分频器，该多模分频器具有如前所述的分频电路。

基于前述方案，在另一个实施例中，多模分频器还包括第一2分频电路、第一2/3分频电路，第二2/3分频电路以及第二2分频电路，待分频的第二时钟信号输入至第一2分频电路的时钟端，分频后的信号从第二2分频电路的输出端输出。

基于前述方案，在另一个实施例中，第一2分频电路以及第二2分频电路各具有一个触发器，第一2/3分频电路以及第二2/3分频电路各具有两个触发器。

基于本发明的另一个方面，本发明实施例还提供了一种锁相环电路，该锁相环电路具有如前所述的分频电路或者多模分频器。

基于本发明的另一个方面，本发明实施例还提供了一种电缆，包括线体以及收发器，收发器包括如前所述的锁相环电路。