[发明专利]电子器件及其形成方法

说明书

本发明题为“电子器件及其形成方法”。本发明公开了一种电子器件。电子器件可以包括JFET，该JFET可以包括漏极接触区域、与该漏极接触区域间隔开的沟道区域以及与该沟道区域相邻的栅极区域。在一个实施方案中，该栅极区域包括相对较重掺杂部分和更靠近该漏极接触区域的相对较轻部分。在另一个实施方案中，栅极场电极可以延伸超过场隔离结构并覆盖在该JFET的沟道上面。在另一个实施方案中，具有相对较低掺杂物浓度的区域可以沿着导电路径的漏极侧，其中该区域位于两个其他更重掺杂区域之间。在另一实施方案中，可以使用交替的导电沟道区域和栅极区域来允许横向和竖直夹断该导电沟道区域。

技术领域

本公开涉及电子器件，并且更具体地涉及包括结型场效应晶体管的电子器件。

背景技术

电子器件可以包括可以用作高电压晶体管的结型场效应晶体管(JFET)。特定的JFET具有顶部栅极区域和底部栅极区域，并依赖于在竖直方向上的夹断。此类JFET可以将阱区域用作顶部栅极区域的一部分，其中阱区域在所有沟道区域上方延伸。JFET可以具有相对低的饱和电流和输出阻抗。沟道和栅极区域的掺杂物浓度没有横向渐变也可能导致较差的输出阻抗。另一JFET可以主要依靠阱注入物来实现JFET沟道的横向夹断。由于宽度和深度的限制，此类配置可能使得难以实现低夹断电压和高输出阻抗。在另外的JFET中，JFET的一些部分没有栅极区域，而其他部分仅具有用于JFET的栅极区域的掩埋掺杂区域。对于具有栅极区域的部分，没有浅的次表面导电沟道。沟道的深度相对较大，因此难以同时获得低夹断电压和高电导率。竖直沟道的夹断仅在横向方向上发生。与其他JFET相似，不存在横向渐变的过渡区域或横向渐变的漂移区域。

JFET的设计进一步复合可以将其集成到与互补金属氧化物半导体(CMOS)方法技术兼容的方法中。很多时候，可能会在高电压晶体管和CMOS晶体管的特性之间进行权衡。可以对CMOS晶体管进行优化以损害高电压晶体管，反之亦然。期望在不显著不利地影响CMOS晶体管的情况下进一步改进高电压JFET。

发明内容

本发明要解决的问题是形成具有良好夹断特性和足够高导通状态电阻的JFET，同时将晶体管的形成集成到现有方法流程中。

在一方面，提供了电子器件。该电子器件可包括JFET。该JFET可包括：漏极接触区域，该漏极接触区域具有第一导电类型；沟道区域，该沟道区域与漏极接触区域间隔开并且具有第一导电类型；以及第一栅极区域，该第一栅极区域与沟道区域相邻并具有与第一导电类型相反的第二导电类型，其中第一栅极区域包括第一部分和第二部分，该第二部分设置在第一部分和漏极接触区域之间，并且第二部分与第一部分相比具有更低的掺杂物浓度。

在一个实施方案中，电子器件还可包括：绝缘栅场效应晶体管，该绝缘栅场效应晶体管与JFET间隔开；浮动掩埋掺杂区域，该浮动掩埋掺杂区域位于JFET下方；以及场隔离结构，该场隔离结构至少延伸穿过浮动掩埋掺杂区域，其中场隔离结构设置在JFET和绝缘栅场效应晶体管之间。

在另一个实施方案中，JFET还可包括第二栅极区域，其中第一栅极区域的第一部分位于沟道区域下方，并且述第二栅极区域覆盖在沟道区域上面。

在具体实施方案中，JFET还可包括：第一掺杂区域，该第一掺杂区域具有第一导电类型；以及第二掺杂区域，该第二掺杂区域具有第一导电类型，其中第一掺杂区域与第二掺杂区域相比具有更低的掺杂物浓度，沟道区域与靠近第二掺杂区域相比更靠近第一掺杂区域，并且漏极接触区域与靠近第一掺杂区域相比更靠近第二掺杂区域。

在更具体实施方案中，JFET还包括具有第二导电类型的降低表面电场区域，其中第一掺杂区域和第二掺杂区域中的每一者的至少部分覆盖在降低表面电场区域上面。

在又一个更具体的实施方案中，JFET还包括栅极连接区域，该栅极连接区域具有第二导电类型并且接触降低表面电场区域。