[发明专利]带隙基准电路

权利要求书

1.一种带隙基准电路，其特征在于，包括带隙基准主体电路和连接所述带隙基准主体电路的带隙基准控制电路，

所述带隙基准主体电路包括：

第一PMOS管，所述第一PMOS管的源极连接电源；

第二PMOS管，所述第二PMOS管的源极连接所述电源，所述第二PMOS管的栅极连接所述第一PMOS管的栅极作为所述带隙基准主体电路的检测点；

所述带隙基准控制电路包括：

第三PMOS管，所述第三PMOS管的源极连接电源，所述第三PMOS管的栅极连接所述检测点；

第四PMOS管，所述第四PMOS管的源极连接所述第三PMOS管的漏极，所述第四PMOS管的栅极连接第一使能信号，若所述检测点的电压为高电平，则所述第一使能信号为低电平；

第一NMOS管，所述第一NMOS管的漏极连接所述第四PMOS管的漏极，所述第一NMOS管的栅极连接所述检测点，所述第一NMOS管的源极接地；

调节单元，所述调节单元的输入端连接所述第四PMOS管的源极，所述调节单元的输出端连接所述检测点，当所述调节单元的输入端接入低电平时，所述调节单元的输出为低电平。

2.根据权利要求1所述的带隙基准电路，其特征在于，

所述调节单元包括：

第五PMOS管，所述第五PMOS管的源极连接所述电源，所述第五PMOS管的栅极作为所述调节单元的输入端连接所述第四PMOS管的源极；

第一运算放大器，所述第一运算放大器的第一输入端连接所述第一PMOS管的漏极，所述第一运算放大器的第二输入端连接所述第二PMOS管的漏极，所述第一运算放大器的输出端连接所述检测点。

3.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准控制电路还包括：

电路关断单元，所述电路关断单元的输入端连接所述电源，所述电路关断单元的控制端连接第二使能信号，所述电路关断单元的输出端连接所述检测点，所述第二使能信号控制所述电路关断单元的工作或关断。

4.根据权利要求3所述的带隙基准电路，其特征在于，所述电路关断单元包括：

第六PMOS管，所述第六PMOS管的源极作为所述电路关断单元的输入端连接所述电源，所述第六PMOS管的栅极作为所述电路关断单元的控制端连接所述第二使能信号，所述第四PMOS管的漏极作为所述电路关断单元的输出端连接所述检测点。

5.根据权利要求4所述的带隙基准电路，其特征在于，

若所述第二使能信号为高电平，则所述电路关断单元不影响所述带隙基准主体电路；

若所述第二使能信号为低电平，则所述电路关断单元将所述带隙基准主体电路的检测点的电压变为高电平，所述带隙基准主体电路关断。

6.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准控制电路还包括：

限流单元，所述第一NMOS管的源极通过所述限流单元接地。

7.根据权利要求6所述的带隙基准电路，其特征在于，所述限流单元包括：

第二NMOS管，所述第二NMOS管的漏极连接所述第一NMOS管的源极，所述第二NMOS管的栅极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地。

8.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准主体电路还包括：

第一三极管，所述第一三极管的发射极连接所述第一PMOS管的漏极，所述第一三极管的基极连接所述第一三极管的集电极并接地；

第二三极管，所述第二三极管的发射极通过第一电阻连接所述第二PMOS管的漏极，所述第二三极管的基极连接所述第二三极管的集电极并接地。

9.根据权利要求1所述的带隙基准电路，其特征在于，所述带隙基准主体电路还包括：

第七PMOS管，所述第七PMOS管的源极连接所述电源，所述第七PMOS管的栅极连接所述第一PMOS管的栅极，所述第七PMOS管的漏极作为带隙基准电路的输出端输出基准电压；

第二电阻，所述第二电阻的第一端连接所述第七PMOS管的漏极；

第三三极管，所述第三三极管的发射极连接所述第二电阻的第二端，所述第三三极管的基极连接所述第三三极管的集电极并接地。