[发明专利]用于优化集成电路的布局的方法

说明书

本公开涉及用于优化集成电路的布局的方法。本公开中提供了一种方法。该方法包括几个操作：生成具有用于集成电路的多个宏的布局；根据插入在引脚之间的通道区域来调整宏；将宏用通道区域的通道宽度分开；以及根据宏与多个寄存器之间的相关性来调整布局中的宏。

技术领域

本公开涉及用于优化集成电路的布局(floor plan)的方法。

背景技术

在电子电路设计过程中，可以使用一个或多个电子设计自动化(EDA)工具来设计、优化和验证半导体器件设计，例如半导体芯片中的电路设计。物理设计中的第一个并且也是最重要的任务是布局规划(floorplanning)，其确定存储器宏位置以优化高级电路模块位置。然而，目前大多数布局规划工作仍然严重依赖人工工作，并且需要智能自动化。在布局规划之后，设计将经历放置和布线主要阶段。在放置期间，放置器工具可以基于给定电路设计来产生放置布图，该给定电路设计可以由电路设计人员开发，并且可以包括例如电路设计信息，例如电气图、电路设计的高级电气描述、网表(netlist)等。放置布图包括指示半导体器件的各种电路元件的物理位置的信息。在完成器件的放置后，可以执行布线。在布线期间，可以形成导线或互连以连接放置布图的各种电路元件。在布线之后，检查所得电子器件设计以符合各种设计规则、设计规范等。

发明内容

根据本公开的一个实施例，提供了一种用于优化集成电路的布局的方法，包括：生成具有用于集成电路的多个宏的布局；根据插入在多个引脚之间的通道区域来调整所述多个宏；将所述多个宏用所述通道区域的通道宽度分开；以及根据所述多个宏和多个寄存器之间的相关性来调整所述布局中的所述多个宏。

根据本公开的另一实施例，提供了一种用于优化集成电路的布局的方法，包括：布置在第一方向延伸的多个通道；根据多个宏的多个权重，将所述多个宏的第一部分布置为比所述多个宏的第二部分更靠近集成电路的核心区域的质心；以及将所述多个宏布置在所述多个通道的相反侧，其中，所述多个宏具有耦合到所述多个通道的多个引脚，所述多个通道插入在所述多个宏之间。

根据本公开的又一实施例，提供了一种用于优化集成电路的布局的系统，包括：一个或多个处理单元；以及存储器单元，被配置为存储指令，所述指令在由所述一个或多个处理单元中的至少一个处理单元执行时，执行包括以下各项的操作：根据多个宏的多个权重，将所述多个宏放置在布局中的区域的质心周围；将所述多个宏的多个引脚调整为彼此面对；预测插入在所述多个宏之间的多个通道中的每个通道的通道宽度；根据所述多个通道中的每个通道的通道宽度来调整所述多个宏；检测所述多个宏与多个寄存器之间的相关性；以及根据所述相关性来调整所述多个宏。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据本公开的一些实施例的设计集成电路的布图的方法的流程图。

图2是根据一些实施例的集成电路的布局的一部分的示意图。

图3A是根据一些实施例的图1的方法的对准阶段中的示例的流程图。

图3B是根据一些实施例的与图3A相对应的组框(group box)的示意图。

图4A是根据一些实施例的图1的方法的定向优化阶段中的示例的流程图。

图4B至图4E是根据一些实施例的与图4A的定向优化阶段相对应的示例的示意图。

图5是根据一些实施例的图1的方法的通道资源检测阶段中的示例的详细流程图。

图6A至图6E是根据一些实施例的与图5的通道资源检测阶段相对应的示例的示意图。

图7是根据一些实施例的图1的方法的数据流宏调整阶段中的示例的流程图。