[发明专利]在硅衬底和封装衬底上耦合高带宽存储器设备的技术

说明书

公开了用于将高带宽存储器设备耦合在硅衬底和封装衬底上的技术。示例包括基于操作模式选择性地激活在高带宽设备的逻辑层的底侧上的输入/输出(I/O)触点或者命令和地址(CA)触点。I/O触点和CA触点用于经由一个或多个数据通道对包括在所述高带宽存储器设备中的一个或多个存储器设备进行存取。

技术领域

本文描述的示例通常涉及高带宽存储器。

背景技术

在诸如片上系统(SOC)或者系统级封装(SiP)之类的计算系统中，为了为存储器提供附加的密度以支持各种计算操作，正在开发并部署具有多个紧密耦合的存储器元件或者阵列的存储器设备。这些类型的存储器设备可以被称为三维(3D)堆叠存储器或者堆叠存储器。这些类型的堆叠存储器的共同特性是更高带宽存储器。

高带宽存储器的常见部署可以包括动态随机存取存储器(DRAM)的堆叠层或者管芯，其可以被称为高带宽存储器堆叠设备或者高带宽存储器打包设备。高带宽存储器堆叠设备或者高带宽存储器打包设备可以用于在封装衬底的单个封装中提供大量的计算机或者系统存储器。封装也可以包括组件，例如，存储器控制器、中央处理单元(CPU)、图形处理单元(GPU)或者其他组件。

附图说明

图1示出了示例第一系统。

图2示出了示例第一子系统。

图3示出了示例第一操作模式。

图4示出了示例第一重新分布方案。

图5示出了示例重新分布布局方案。

图6示出了示例第二子系统。

图7示出了示例第二操作模式。

图8示出了示例第二重新分布方案。

图9示出了示例第一逻辑流。

图10示出了示例装置。

图11示出了示例第二逻辑流。

图12示出了示例存储介质。

图13示出了示例第二系统。

具体实施方式

在一些示例中，包括具有逻辑层的四个DRAM设备或者管芯的堆叠的高带宽存储器堆叠设备可以包括大约1000个输入/输出(I/O)触点(例如，金属凸块)以与封装衬底物理连接，该封装衬底例如将高带宽存储器堆叠设备与CPU和/或GPU耦合。针对时钟(CLK)信令或者命令和地址(CA)信令的若干其他触点也可以具有用于连接到封装衬底的触点。在高带宽存储器堆叠设备下方的相对小区域中的大量I/O、CLK和CA触点可以导致这些触点之间非常紧凑或者小的间距。涉及昂贵的封装互连技术的解决方案可以用于处理触点之间的紧凑间距。例如，诸如嵌入式多管芯互连桥(EMIB)之类的硅插入体或者硅桥可以是用于处理紧凑间距的一种类型的解决方案。EMIB解决方案可以能够处理高带宽存储器堆叠设备的紧凑或者小间距，但是EMIB解决方案迫使高带宽存储器堆叠设备与CPU或者GPU之间的直线连接并且限制了针对封装互连信号路由的灵活性。该直线要求以及缺乏针对EMIB的灵活性可以为可以被包括在SOC或者SiP上的CPU、GPU或者其他类型的管芯封装带来放置和管芯大小矛盾。而且，仅使用硅插入体来解决高带宽存储器堆叠设备的紧凑间距可能增加不可接受的成本水平。