[发明专利]时钟交叉FIFO状态收敛同步器

说明书

本公开涉及时钟交叉FIFO状态收敛同步器。同步器可以在单个步骤中生成流水线(例如，FIFO、LIFO)状态而无需中间同步。状态可以指示流水线是满、空、几乎满还是几乎空。同步器(也称为双同步或基于波纹的流水线状态同步器)可以与任何类型的时钟交叉流水线和所有类型的指针编码一起使用。双同步和基于波纹的流水线状态同步器消除了昂贵的验证和半手动定时闭合，建议更好的性能和可测试性，并且具有更小的面积和功耗。

优先权声明

本申请要求于2019年11月26日提交的、序列号为62/940,729、题为“时钟交叉FIFO状态收敛同步器(Clock Crossing FIFO Status Converged Synchronizer)”的美国临时专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开总体涉及时钟交叉FIFO状态收敛同步器。

背景技术

当前，时钟交叉先进先出(FIFO，First-in-First-out)无法有效地直接生成FIFO的收敛的满、空、几乎满和/或几乎空状态。

发明内容

根据本公开实施例的第一方面，提供了一种装置，包括：流水线；第一指针集，与所述流水线相关联，其中，所述第一指针集与用于从所述流水线读取的读时钟相关联；第二指针集，与所述流水线相关联，其中，所述第二指针集与用于向所述流水线写入的写时钟相关联；比较器，用于将所述第一指针集与所述第二指针集进行比较；逻辑，耦合到所述比较器的输出，其中，所述逻辑用于执行与运算；滤波器，耦合到所述逻辑的输出；施密特触发器，耦合到所述滤波器；以及至少两个触发器，耦合到所述施密特触发器，其中，所述至少两个触发器中的一者的输出指示所述流水线的状态。

根据本公开实施例的第二方面，提供了一种装置，包括：流水线；比较器，用于将第一指针集与第二指针集进行比较，其中，所述第一指针集与所述流水线相关联以从所述流水线读取，其中，所述第二指针集与所述流水线相关联以向所述流水线写入；逻辑，耦合到所述比较器的输出，其中，所述逻辑用于对所述输出执行与运算；以及流水线状态同步器，耦合到所述逻辑，其中，所述流水线状态同步器用于提供所述流水线是满、空、几乎满还是几乎空的指示符。

根据本公开实施例的第三方面，提供了一种系统，包括：存储器；处理器，耦合到所述存储器；以及无线接口，允许所述处理器与另一设备通信，其中，所述处理器包括根据第一方面描述的装置。

根据本公开实施例的第四方面，提供了一种系统，包括：存储器；处理器，耦合到所述存储器；以及无线接口，允许所述处理器与另一设备通信，其中，所述处理器包括根据第二方面描述的装置。

根据本公开实施例的第五方面，提供了一种方法，包括：通过比较器将第一指针集与第二指针集进行比较，其中，所述第一指针集与流水线相关联，其中，所述第一指针集与用于从所述流水线读取的读时钟相关联，其中，所述第二指针集与所述流水线相关联，其中，所述第二指针集与用于向所述流水线写入的写时钟相关联；通过逻辑对所述比较器的输出执行与运算；将滤波器耦合到所述逻辑的输出；将施密特触发器耦合到所述滤波器；以及将至少两个触发器耦合到所述施密特触发器，其中，所述至少两个触发器中的一者的输出指示所述流水线的状态。

附图说明

从以下给出的详细描述和本公开的各个实施例的附图，将更全面地理解本公开的实施例，然而，不应将其视为将本公开限制为特定的实施例，而仅是为了解释和理解。

图1示出了先进先出(FIFO)状态生成器。

图2A示出了根据一些实施例的用于FIFO满状态生成的装置。

图2B示出了根据一些实施例的用于FIFO空状态生成的装置。

图3示出了根据一些实施例的示出性能比较的曲线图。