[发明专利]集成电路器件及其制造方法在审
申请号: | 202011005118.5 | 申请日: | 2020-09-22 |
公开(公告)号: | CN112614776A | 公开(公告)日: | 2021-04-06 |
发明(设计)人: | 崔宰福;安容奭;李承炯 | 申请(专利权)人: | 三星电子株式会社 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/308;H01L21/8242;H01L27/108 |
代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 倪斌 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 集成电路 器件 及其 制造 方法 | ||
1.一种制造集成电路器件的方法,所述方法包括:
在衬底上方形成第一硬掩模图案,所述第一硬掩模图案在平行于所述衬底的顶表面的第一方向上延伸,所述第一硬掩模图案在第二方向上以第一间距布置,所述第二方向垂直于所述第一方向;
通过使用所述第一硬掩模图案作为蚀刻掩模在所述衬底中形成多个第一沟槽;
在所述多个第一沟槽中形成多个第一栅电极;
在所述衬底上方形成第二硬掩模图案,所述第二硬掩模图案在所述第一方向上延伸并且在所述第二方向上以第二间距布置;
通过使用所述第二硬掩模图案作为蚀刻掩模在所述衬底中形成多个第二沟槽,所述多个第二沟槽中的每个第二沟槽位于所述多个第一沟槽中的两个相邻的第一沟槽之间;以及
在所述多个第二沟槽中形成多个第二栅电极。
2.根据权利要求1所述的方法,其中,
所述第二间距等于所述第一间距,以及
所述多个第一栅电极在所述第二方向上与所述多个第二栅电极交替。
3.根据权利要求1所述的方法,还包括:
在所述衬底中形成器件隔离层,所述器件隔离层限定了多个有源区,
其中,所述形成所述多个第一沟槽包括形成在所述第一方向上延伸的所述多个第一沟槽,使得所述多个第一沟槽中的每个第一沟槽与所述多个有源区和所述器件隔离层相交,以及
所述形成所述多个第二沟槽包括形成在所述第一方向上延伸的所述多个第二沟槽,使得所述多个第二沟槽中的每个第二沟槽与所述多个有源区和所述器件隔离层相交。
4.根据权利要求3所述的方法,其中,
所述多个第一沟槽包括第一部分和第二部分,所述第一部分与所述多个有源区在竖直方向上重叠,并且所述第二部分与所述器件隔离层在竖直方向上重叠,
所述第一部分的底表面距所述衬底的顶表面具有第一深度,所述第二部分的底表面距所述衬底的顶表面具有大于所述第一深度的第二深度,
所述多个第二沟槽包括第三部分和第四部分,所述第三部分与所述多个有源区在竖直方向上重叠,并且所述第四部分与所述器件隔离层在竖直方向上重叠,
所述第三部分的底表面距所述衬底的顶表面具有第三深度,以及
所述第四部分的底表面距所述衬底的顶表面具有大于所述第三深度的第四深度。
5.根据权利要求4所述的方法,其中,
所述第一深度基本上等于所述第三深度,以及
所述第二深度基本上等于所述第四深度。
6.根据权利要求1所述的方法,其中,所述形成所述第一硬掩模图案包括:
在所述衬底上方形成第一硬掩模层;
在所述第一硬掩模层上形成多个第一基层图案,所述多个第一基层图案以第一参考间距布置并在所述第一方向上延伸;
形成覆盖所述多个第一基层图案的顶表面和侧壁的第一衬层,所述第一衬层具有的顶表面使得形成分别在所述多个第一基层图案中的两个相邻的第一基层图案之间的多个第一凹槽;
在所述第一衬层上形成第一掩埋层以填充所述多个第一凹槽;
去除所述第一掩埋层的边缘部分;
通过去除所述第一衬层的一部分来暴露所述多个第一基层图案;以及
通过使用第一蚀刻掩模蚀刻所述第一硬掩模层来形成所述第一硬掩模图案,所述第一蚀刻掩模包括所述多个第一基层图案的部分并且包括填充在所述多个第一凹槽中的所述第一掩埋层。
7.根据权利要求6所述的方法,其中,
所述形成所述多个第一基层图案和所述形成所述第一掩埋层包括:
在所述衬底上涂覆包括有机化合物的溶液,所述有机化合物包括碳氢化合物及其衍生物,以及
烘烤涂覆的包括所述有机化合物的所述溶液。
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H01L21-66 .在制造或处理过程中的测试或测量
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