[发明专利]集成电路器件及其制造方法

说明书

一种制造集成电路器件的方法包括：在衬底上方，形成在与衬底的顶表面平行的第一方向上延伸并且在第二方向上以第一间距布置的第一硬掩模图案；使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽的内壁上形成多个第一栅电极；在衬底上方，形成在第一方向上延伸并且在第二方向上以第二间距布置的第二硬掩模图案；使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，该多个第二沟槽中的每个第二沟槽设置在两个相邻的第一沟槽之间；以及在多个第二沟槽的内壁上形成多个第二栅电极。

相关申请的交叉引用

本申请要求于2019年10月4日在韩国知识产权局提交的韩国专利申请No.10-2019-0123350的权益，该申请的公开内容通过引用全部并入本文中。

技术领域

本发明构思涉及集成电路器件和/或其制造方法，并且更具体地，涉及包括掩埋沟道阵列晶体管(BCAT)的集成电路器件和/或其制造方法。

背景技术

随着集成电路器件的集成度增加并且其尺寸减小，BCAT的相邻栅电极之间的间隙已经减小。特别是，在衬底中形成以减小间隔布置的多个沟槽的工艺以及在这多个沟槽中形成栅电极的工艺的难度增加。例如，当这多个沟槽之间的间隙狭窄时，例如由于在栅电极形成工艺中引起的应力，可能发生栅电极的形变，因此集成电路器件的电特性可能退化。

发明内容

本发明构思提供了一种制造集成电路器件的方法，该方法能够减小或防止在栅电极形成工艺中栅电极形变的可能性。

本发明构思还提供了通过减小或防止在栅电极形成工艺中栅电极形变的可能性从而具有改善的电特性(例如，改善的刷新特性等)的集成电路器件。

根据本发明构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，其中，多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间；以及在多个第二沟槽中形成多个第二栅电极。

根据本发明构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；去除第一硬掩模图案；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽，其中，多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间；去除多个第二硬掩模图案；以及在多个第二沟槽中形成多个第二栅电极。在形成第二硬掩模图案时，多个第一栅电极的端部与第二硬掩模图案在竖直方向上不重叠，多个第一栅电极的端部在第一方向上延伸。

根据本发明构思的一些示例实施例，提供了一种制造集成电路器件的方法，包括：在衬底中形成器件隔离层，器件隔离层限定多个有源区；在衬底上方形成第一硬掩模图案，第一硬掩模图案在平行于衬底的顶表面的第一方向上延伸，第一硬掩模图案在第二方向上以第一间距布置，第二方向垂直于第一方向；通过使用第一硬掩模图案作为蚀刻掩模在衬底中形成多个第一沟槽；在多个第一沟槽中形成多个第一栅电极；在衬底上方形成第二硬掩模图案，第二硬掩模图案在第一方向上延伸并在第二方向上以第二间距布置；通过使用第二硬掩模图案作为蚀刻掩模在衬底中形成多个第二沟槽。多个第二沟槽中的每个第二沟槽在多个第一沟槽中的两个相邻的第一沟槽之间。该方法还包括：在多个第二沟槽中形成多个第二栅电极。多个第一沟槽与多个有源区和器件隔离层中的每一个相交，并且多个第二沟槽与多个有源区和器件隔离层中的每一个相交。