[发明专利]FinFET接触结构及其形成方法

说明书

本发明公开了FinFET接触结构及其形成方法。一种器件包括：衬底，包括通过隔离区域分离的第一部分和第二部分；第一栅极结构，位于第一部分上方；第一漏极/源极区域和第二漏极/源极区域，位于第一部分中并位于第一栅极结构的相对侧，其中，第一漏极/源极区域和第二漏极/源极区域具有凹面；第二栅极结构，位于第二部分上；以及第三漏极/源极区域和第四漏极/源极区域，位于第二部分中且位于第二栅极结构的相对侧，其中，第三漏极/源极区域和第四漏极/源极区域具有凹面。

本申请是2015年05月22日提交的标题为“FinFET接触结构及其形成方法”、专利申请号为201510267172.X的分案申请。

技术领域

本发明一般地涉及半导体技术领域，更具体地，涉及场效应晶体管及其形成方法。

背景技术

半导体工业由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进而经历了快速发展。很大程度上，这种集成密度的改进源于最小部件尺寸的不断减小，这允许更多的部件集成到给定区域中。然而，更小的部件尺寸会导致更多的泄漏电流。随着当前对甚至更小的电子器件的需求的增加，需要减小半导体器件的泄漏电流。

在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极和源极之间的沟道区域以及位于沟道顶部上的栅极，以控制沟道区域的导通和截止状态。当栅极电压大于阈值电压时，在漏极和源极之间建立导电沟道。结果，允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想地，沟道截止并且没有电子或空穴在漏极和源极之间流动。然而，随着半导体器件的缩小，由于短沟道泄漏效应，栅极不能完全控制沟道区域，尤其是沟道区域远离栅极的部分。结果，在半导体器件缩小到超深亚30nm尺寸之后，传统平面晶体管的对应短栅极长度导致栅极不能使沟道区域完全截止。

随着半导体技术的发展，出现鳍式场效应晶体管(FinFET)作为进一步减小半导体器件中的泄漏电流的有效可选方式。在FinFET中，包括漏极、沟道区域和源极的有源区域从FinFET所位于的半导体衬底的表面向上突出。从截面看，FinFET的有源区域(如鳍)的形状是矩形的。此外，FinFET的栅极结构如向下U形从三个侧面包裹有源区域。结果，沟道的栅极结构的控制变得更强。降低了传统平面晶体管的短沟道泄漏效应。如此，当FinFET截止时，栅极结构可以更好地控制沟道以减少泄漏电流。

FinFET的鳍的形成可包括使衬底凹陷以形成凹部，用介电材料填充凹部，执行化学机械抛光工艺以去除介电材料位于鳍上方的过量部分，以及使介电材料的顶层凹陷，使得凹部中介电材料的剩余部分形成浅沟槽隔离(STI)区域。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：外延生长第一半导体材料以在半导体衬底中形成第一漏极/源极区域和第二漏极/源极区域；向所述第一漏极/源极区域和所述第二漏极/源极区域的顶面施加第一蚀刻工艺，并且作为所述第一蚀刻工艺的结果，在所述第一漏极/源极区域中形成第一凹部且在所述第二漏极/源极区域中形成第二凹部；以及形成第一漏极/源极接触件和第二漏极/源极接触件，其中：所述第一漏极/源极接触件的底部位于所述第一凹部中；并且所述第二漏极/源极接触件的底部位于所述第二凹部中。

该方法还包括：形成位于所述第一漏极/源极区域下方的第一位错平面；以及形成位于所述第二漏极/源极区域下方的第二位错平面，其中所述第一位错平面平行于所述第二位错平面。

在该方法中，在外延生长所述第一半导体材料的步骤之前，在半导体衬底上方形成第一栅极结构，其中，所述第一漏极/源极区域和所述第二漏极/源极区域位于所述第一栅极结构的相对侧。