[发明专利]用于乘法器密集映射的高效逻辑块架构

权利要求书

1.一种集成电路，包括被配置为执行乘法运算的逻辑块，其中，所述逻辑块包括：

多个查找表，所述多个查找表被配置为接收多个输入并生成第一多个输出；

加法电路，所述加法电路被配置为接收所述第一多个输出并生成第二多个输出；以及

电路，所述电路被配置为接收所述多个输入的一部分、确定一个或多个部分积、并生成第三多个输出。

2.根据权利要求1所述的集成电路，包括第一加法器，所述第一加法器被配置为确定所述第二多个输出的第一部分与所述第三多个输出的第一部分的总和。

3.根据权利要求2所述的集成电路，其中，包括附加电路，所述附加电路被配置为：

接收所述多个输入的所述一部分和所述总和；以及

确定所述多个输入的所述一部分与所述总和的第二总和。

4.根据权利要求3所述的集成电路，其中，所述逻辑块被配置为生成八个部分积。

5.根据权利要求3所述的集成电路，其中：

所述加法电路被配置为从第二逻辑块接收第一输入进位值；

所述电路被配置为从所述第二逻辑块生成第二输入进位值；以及

所述附加电路被配置为从所述第二逻辑块生成第三输入进位值。

6.根据权利要求1至5中任一项所述的集成电路，其中，所述逻辑块被配置为执行有符号和无符号的乘法运算。

7.根据权利要求1至5中任一项所述的集成电路，其中：

所述多个查找表的第一部分被配置为接收所述多个输入的第一位值；以及

所述逻辑块包括通信地耦合到所述多个查找表的第二部分的复用器，所述多个查找表的所述第二部分不同于所述多个查找表的所述第一部分，其中，所述复用器被配置为：

接收所述多个输入的所述第一位值、所述多个输入的第二位值、以及控制信号；以及

基于所述控制信号，将所述第一位值或所述第二位值提供给所述多个查找表的所述第二部分。

8.根据权利要求1至5中任一项所述的集成电路，其中，所述多个查找表包括所述多个查找表的第一部分和所述多个查找表的第二部分，其中：

所述多个查找表的所述第一部分被配置为接收所述多个输入的第一值、第二值、第三值、和第四值；以及

所述多个查找表的所述第二部分被配置为接收所述多个输入的所述第一值、所述第二值、和第五值。

9.根据权利要求8所述的集成电路，其中，所述多个查找表的所述第二部分被配置为接收所述多个输入的所述第三值。

10.根据权利要求1至5中任一项所述的集成电路，其中，所述集成电路包括可编程逻辑器件。

11.根据权利要求10所述的集成电路，其中，所述可编程逻辑器件包括现场可编程门阵列(FPGA)。

12.根据权利要求1至5中任一项所述的集成电路，其中：

所述多个输入包括第一输入和第二输入，其中，所述第一输出和所述第二输入包括多达四个位；并且

所述逻辑块被配置为生成六个部分积。

13.根据权利要求1至5中任一项所述的集成电路，其中，所述逻辑块包括加法器，所述加法器被配置为接收：所述第二多个输出的一部分，来自通信地耦合到所述逻辑块的第二逻辑块的输入进位值，以及所述第三多个输出的一部分。