[发明专利]用于乘法器密集映射的高效逻辑块架构

说明书

一种集成电路包括被配置为执行乘法运算的逻辑块。逻辑块包括被配置为接收多个输入并生成第一多个输出的多个查找表。另外，逻辑块包括被配置为接收第一多个输出并生成第二多个输出的加法电路。此外，逻辑块包括被配置为接收多个输入的一部分、确定一个或多个部分积、并生成第三多个输出的电路。

背景技术

本公开总体上涉及诸如现场可编程门阵列(FPGA)之类的集成电路。更具体地，本公开涉及执行使用集成电路(例如，FPGA的可编程逻辑)的电路元件实施的诸如乘法之类的数学运算。

该部分旨在向读者介绍可能与本公开的各个方面有关的本领域的各个方面，下面将对其进行描述和/或要求保护。该讨论被理解为有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，可以理解，这些陈述应从这种角度来阅读，而不是作为对现有技术的承认。

集成电路越来越多地执行诸如加密和机器学习之类的功能。加密和机器学习以及可以发生在集成电路上的许多其他操作可以利用乘法器电路(例如，乘法器)。例如，可以将乘法器编程到集成电路的逻辑上，并利用乘法器确定被相乘的数字的积。然而，可能会使用比在一些实例中所期望的更多的乘法器电路，这可能引起有限数量乘法运算被执行。例如，当太多的逻辑块可以用于执行乘法时，集成电路的资源可能被低效率地使用，并且集成电路可能不能够执行期望数量的乘法运算。此外，与所期望的相比，乘法运算可能花费更多时间来执行。

附图说明

通过阅读以下具体实施方式并参考附图，可以更好地理解本公开的各个方面，在附图中：

图1是根据实施例的用于实施算术运算的系统的框图；

图2是根据实施例的可以在其中实施加法电路的集成电路的框图；

图3是根据实施例的可以在图1的集成电路设备上实施的逻辑块的示意图；

图4示出了根据实施例的无符号乘法的示例；

图5示出了根据实施例的有符号乘法的示例；

图6是根据实施例的用于执行乘法运算的过程的流程图；

图7示出了根据实施例的用于讨论本文所讨论的乘法运算的符号；

图8示出了根据实施例的与乘法运算相关联的两个模式；

图9示出了根据实施例的与乘法运算相关联的两个附加模式；

图10示出了根据实施例的与乘法运算相关联的四个模式；

图11示出了根据实施例的与乘法运算相关联的四个附加模式；和

图12示出了根据实施例的3×3乘法运算的映射；

图13A示出了根据实施例的4×4乘法运算的映射的第一阶段；

图13B示出了根据实施例的4×4乘法运算的映射的第二阶段；

图14A示出了根据实施例的5×5乘法运算的映射的第一阶段；

图14B示出了根据实施例的5×5乘法运算的映射的第二阶段；

图15A示出了根据实施例的6×6乘法运算的映射的第一阶段；

图15B示出了根据实施例的6×6乘法运算的映射的第二阶段；

图16A示出了根据实施例的7×7乘法运算的映射的第一阶段；

图16B示出了根据实施例的7×7乘法运算的映射的第二阶段；

图17A示出了根据实施例的8×8乘法运算的映射的第一阶段；

图17B示出了根据实施例的8×8乘法运算的映射的第二阶段；