[发明专利]基于FPGA的用于监视器的多路信号零延时同步装置

说明书

本发明提供基于FPGA的用于监视器的多路信号零延时同步装置，包括：SDI解码模块，用于对FPGA信号解码；信号选择模块，用于对SDI解码模块解码的多路信号选通；信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。本发明提供的同步模块直接内嵌于FPGA内部，不需使用DDR，处理4K比现有技术减少2颗DDR3芯片，处理8K比现有技术减少4颗DDR4芯片；实现了模块化，实现了嵌入代码即可用，大幅度降低了4K/8K的开发难度；把信号做同步所造成的延迟减小到0.005ms以下，比现有技术提升大于3000倍。

技术领域

本发明涉及监视器技术领域，具体涉及基于FPGA的用于监视器的多路信号零延时同步装置。

背景技术

4K或8K监视器是广电领域的专业设备，要求图像高带宽低延迟无压缩传输，要求图像实时显示，低延迟图像处理是监视器的核心技术，低延时信号同步技术对于4K和8K监视器来说是一个技术难点。

视频传输过程中由于接口延迟不同，连线长度不同以及前端播放设备延时不同，往往到达监视器后多路信号的延时是有差异的，这就导致4K或8K监视器必须解决信号不同步的问题。其中4K监视器需要支持4根3G SDI输入4K信号的方式或者2根6G SDI输入4K 信号的方式，8K监视器需要另外支持4根12G SDI输入8K信号，如果信号不同步，显示的画面将出现帧撕裂或者信号重影。

目前市场上现有的同步方案，采用双倍速率同步动态随机存储器简称DDR缓存一帧的方式做信号同步，由把信号做同步所造成的延迟大于等于16.7ms，处理4K图像同步需要2颗DDR3芯片，处理8K图像同步需要4颗DDR4芯片。

发明内容

为了克服上述现有技术存在的问题，本发明提供基于FPGA的用于监视器的多路信号零延时同步装置。

本发明的技术方案是：

基于FPGA的用于监视器的多路信号零延时同步装置，包括：

SDI解码模块，用于对FPGA信号解码；

信号选择模块，用于对SDI解码模块解码的多路信号选通；

信号同步模块，用于对信号选择模块选通的不同步的信号进行零延时同步输出；

4K或8K信号输出模块，用于将信号同步模块输出的同步信号封装为4K或8K信号并显示到屏体上。

作为本发明的进一步技术方案为，所述SDI解码模块包括4路12G SDI解码模块，每路12G SDI解码模块兼容3G SDI解码模式，其中每路12G SDI解码模块解出4路3G信号，3GSDI解码模式可以解出1路3G信号。

作为本发明的进一步技术方案为，所述信号选择模块对解出的16路信号选通4路。

作为本发明的进一步技术方案为，所述信号选择模块用于处理4K信号时可选择单根12G模式，四路3G模式或两路6G模式中任一种。

作为本发明的进一步技术方案为，所述信号选择模块用于处理8K信号时采用四路12G模式。

作为本发明的进一步技术方案为，所述4K或8K信号输出模块包括2SI和SQD两种封装格式。

作为本发明的进一步技术方案为，所述信号同步模块包括：

帧头定位模块，基于SDI帧格式中头文件信息，用于对帧头定位；

延迟计数器，基于帧头定位模块的结果，作为计数器的开始位置，并计算划窗的位置信息；

四个动态划窗模块，分别对应一路信号，根据延迟计数器计算的结果动态调整划窗位置；