[发明专利]基于FPGA的数据处理方法及系统

说明书

本发明提供了基于FPGA的数据处理方法，所述数据处理方法为通过DMAC将以太网的数据发送至FPGA软核，包括以下步骤：步骤S10、所述DMAC获取当前空闲的描述符；步骤S20、根据数据接收开始条件，所述DMAC将所述以太网的数据写入DDR与当前描述符对应的数据块中，步骤S30、根据数据接收结束条件，通过控制寄存器将当前描述符的控制位置“0”；步骤S40、所述FPGA软核读取写入所述数据块中的数据。本发明在以太网的数据发送至FPGA软核过程中，通过DMAC，使以太网与片外存储设备(例DDR)不通过FPGA软核而直接进行大数据量的传输，从而克服FPGA软核的处理能力不足以匹配以太网的通信速率的问题。

【技术领域】

本发明涉及FPGA技术领域，尤其涉及一种基于FPGA的数据处理方法及系统。

【背景技术】

千兆以太网的硬件结构可分为MAC控制器和PHY处理芯片，其中，MAC控制器可通过FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)的Ethernet IP核实现。在此基础上，利用基于FPGA的Cortex M1软核(FPGA软核)配合CACHE设备，使以太网应用场景极大拓宽，例如，基于Cortex M1软核的LwIP协议栈实现。但是，Cortex M1软核具有低功耗、低系统主频以及多CACHE运行周期开销特性，这导致Cortex M1软核的处理能力远不能匹配以太网的通信速率。

因此，如何提高Cortex M1软核的处理能力以匹配以太网的通信速率成为噬待解决的问题。

【发明内容】

本发明的目的在于提供了一种基于FPGA的嵌入式以太网数据处理方法及系统。

为达到上述目的，本发明提供了一种基于FPGA的数据处理方法，所述数据处理方法为通过DMAC将以太网的数据发送至FPGA软核，包括以下步骤：

步骤S10、所述DMAC获取当前空闲的描述符；

步骤S20、根据数据接收开始条件，所述DMAC将所述以太网的数据写入DDR与当前描述符对应的数据块中，

步骤S30、根据数据接收结束条件，通过控制寄存器将当前描述符的控制位置“0”；

步骤S40、所述FPGA软核读取写入所述数据块中的数据。

优选的，在步骤S20中，所述数据接收开始条件为，TSMAC IP用户侧数据接口中的tsmac_rvalid信号拉高；在步骤S30中，所述数据接收结束条件为，TSMAC IP用户侧数据接口中的tsmac_rlast信号拉高。

优选的，在步骤S20中，所述DMAC将所述以太网的数据写入DDR与当前描述符对应的数据块中，包括：

步骤S21、所述DMAC将所述以太网的数据写入数据缓冲寄存器；

步骤S22、通过乒乓结构，将写入数据缓冲寄存器的数据写入DDR颗粒中。

优选的，步骤S40之前还包括，步骤S400、所述DMAC获取当前描述符的链接符，并执行步骤S20。

优选的，步骤S40具体为，

步骤S41、所述FPGA软核接收当前描述符和数据长度；

步骤S42、通过强制刷新，所述FPGA软核读取写入所述数据块中的数据。

优选的，步骤S40之后，所述数据处理方法还包括，

步骤S50、数据读取后，通过控制寄存器将当前描述符发送至所述FPGA；同时，通过控制寄存器将当前描述符的控制位置“1”；

步骤S60、所述DMAC获取当前描述符的链接符，所述DMAC判断下一描述符的控制位是否为0，若控制位为0，则执行步骤S40。