[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供衬底、沟道结构、电源轨道线、栅极结构、源漏掺杂区以及层间介质层；形成贯穿位于部分电源轨道线上的层间介质层的导电通孔，包括底部通孔和位于底部通孔上的顶部通孔；在底部通孔中形成与电源轨道线相接触的底部插塞；在底部插塞上形成填充顶部通孔的填充介质层；对层间介质层和填充介质层进行刻蚀，形成贯穿源漏掺杂区顶部的层间介质层的互连槽、以及暴露出顶部通孔；对顶部通孔和互连槽进行填充，形成位于顶部通孔中且与底部插塞相接触的顶部插塞、以及位于互连槽中且与源漏掺杂区相接触的源漏互连层，顶部插塞与底部插塞构成导电插塞。本发明实施例有利于增大形成Via‑BPR的工艺窗口。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

逻辑芯片由标准单元组成。标准单元的大小取决于金属节距、标准单元高度、多晶硅节距以及是单扩散隔断(SDB)还是双扩散隔断(DDB)。多年来芯片微缩是由金属节距(MP)和多晶硅节距(PP)缩放驱动的，但MP缩放面临光刻工艺极限和电阻增大的挑战。并且由于器件问题，多晶硅节距缩放已经放缓。设计工艺协同优化(DTCO)的引入，使得压缩标准单元高度成为了主要的缩放选项。随着单元高度的逐渐缩小，每个单元的单个器件的鳍数量也逐渐减少，这也将导致驱动电流减小。

标准单元的电源轨道(Vdd和Vss)的宽度通常会加权到MP的数值里面去。电源轨为芯片的不同组件提供电源，并且一般由后段(Back End of Line，BEOL)工艺中金属层提供。但是，电源轨道会占据较多的空间。

为了满足持续不断的逻辑芯片微缩的需要，在金属间距非常紧密时，为了优化电源供电能力，目前一种方法是将电源轨向下移动到Si基底中形成埋入式电源轨(BuriedPower Rails，BPR)。埋入式电源轨结构中，将电源轨埋入衬底中，深入浅沟槽隔离(STI)模块，从而有利于释放互连的布线资源。而且，它们为采用节距微缩而增加BEOL电阻的技术提供了较低的电阻局部电流分布。此外，埋入式电源轨还有利于减少VDD、VSS、字线和位线的栅格状分布所受到布线拥塞和电阻退化的影响，提高写入裕度和读取速度。

在具有埋入式电源轨结构的器件中，通常还需要利用导电插塞将埋入式电源轨道连接出去。但是，目前形成用于电连接埋入式电源轨道的导电插塞(Via-BPR)具有较大的挑战。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大形成用于电连接埋入式电源轨道的导电插塞(Via-BPR)的工艺窗口。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，包括器件区和电源轨道区，所述器件区的衬底上形成有分立的沟道结构，所述电源轨道区的衬底中形成有电源轨道线，所述电源轨道线的延伸方向与沟道结构的延伸方向相平行，所述衬底上形成有横跨所述沟道结构的栅极结构，所述栅极结构两侧的沟道结构中形成有源漏掺杂区，所述栅极结构侧部的衬底和电源轨道线上形成有覆盖源漏掺杂区的层间介质层；形成贯穿位于部分所述电源轨道线上的层间介质层的导电通孔，包括暴露出所述电源轨道线的底部通孔和位于所述底部通孔上的顶部通孔；在所述底部通孔中形成与所述电源轨道线相接触的底部插塞，所述底部插塞的顶面低于所述层间介质层的顶面；在所述底部插塞上形成填充所述顶部通孔的填充介质层；对所述层间介质层和填充介质层进行刻蚀，形成贯穿所述源漏掺杂区顶部的层间介质层的互连槽、以及暴露出所述顶部通孔，沿所述栅极结构的延伸方向，所述互连槽与所述顶部通孔相连通；对所述顶部通孔和互连槽进行填充，形成位于所述顶部通孔中且与所述底部插塞相接触的顶部插塞、以及位于所述互连槽中且与所述源漏掺杂区相接触的源漏互连层，所述顶部插塞与所述底部插塞用于构成导电插塞。