[发明专利]具有双厚度栅极电介质的场效应晶体管

说明书

本文公开了具有双厚度栅极电介质的场效应晶体管的晶体管装置。示例晶体管装置包括半导体沟道材料；源极区和漏极区，设置在半导体材料中；以及栅极堆叠体，设置在半导体材料的在源极区与漏极区之间的部分上方。栅极堆叠体在更靠近源极区的部分中具有较薄的栅极电介质，并且在更靠近漏极区的部分中具有较厚的栅极电介质，这可以有效地实现与晶体管装置集成的可调镇流电阻，并且可以帮助增加晶体管的击穿电压和/或降低晶体管的栅极泄漏。

技术领域

本公开内容总体上涉及半导体器件领域，更具体而言，涉及场效应晶体管(FET)。

背景技术

FET，例如金属氧化物半导体(MOS)FET(MOSFET)，是包括源极、漏极和栅极端子的三端子器件，并且使用电场来控制流过器件的电流。FET通常包括半导体沟道材料、设置在沟道材料中的源极区和漏极区、以及包括栅极电介质材料和栅电极材料的栅极堆叠体，该栅极堆叠体设置在源极区和漏极区之间的沟道材料的一部分之上。

FET可在高速输入/输出(I/O)设计中用作静电放电(EDS)保护器件。例如，实施为接地栅极N型MOSFET(GGNMOS)的FET可以用作急速返回模式ESD保护器件。在这种实施方式中，在ESD事件期间，在GGNMOS的漏极处的高电流/电压使其急速返回，并且理想地，晶体管开始将ESD电流分流到地，保护核心电路免受ESD应力。

上述理想的操作并不总是可以实现，因为传统的GGNMOS器件非常容易受到栅极电介质击穿的影响，并且在ESD事件期间可能过早地出现故障。例如，由于在GGNMOS的漏极处的高电压ESD尖峰(其可在漏极与栅极电介质之间的角落区域引发栅极电介质泄漏和/或击穿)，该理想操作可能受到损害。

在GGNMOS器件的漏极节点处增加串联镇流电阻可以帮助在器件的所有管脚上更均匀地分布ESD电流，以实现更高的ESD保护(即，以承受更高的ESD电流)。然而，增加外部镇流电阻器具有显著增加布局复杂性、占用面积和电容耦合的缺点。

附图说明

通过结合附图的以下具体实施方式，将容易理解实施例。为了便于该描述，类似的附图标记表示类似的结构元件。在附图的各图中，通过示例而非限制的方式示出了实施例。

图1是根据本公开内容的一些实施例的可以包括双厚度栅极电介质的示例FinFET的透视图。

图2A-2C是根据本公开内容的一些实施例的具有包括双厚度栅极电介质的示例FinFET的集成电路(IC)结构的截面侧视图。

图3-7是根据本公开内容的其它实施例的具有包括双厚度栅极电介质的示例FinFET的IC结构的截面侧视图。

图8是根据本公开内容的一些实施例的可以包括双厚度栅极电介质的示例纳米线FET的透视图。

图9A-9C是根据本公开内容的一些实施例的实现具有双厚度栅极电介质的FET的电子器件的示意性电路图。

图10是根据本公开内容的一些实施例的制造具有带有双厚度栅极电介质的FET的IC结构的示例方法的流程图。

图11A-11B是包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的晶圆和管芯的顶视图。

图12是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的IC封装的截面侧视图。

图13是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的IC器件组件的截面侧视图。

图14是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的示例计算设备的框图。

图15是可以包括根据本公开内容的任何实施例的具有双厚度栅极电介质的一个或多个FET的示例RF设备的框图。

具体实施方式