[发明专利]用于占空比校正的技术

说明书

示例可以包括用于使用采样时钟以通过基于参考时钟频率的质数比对目标时钟信号进行周期性采样来测量占空比的技术。参考时钟频率用于设置测量循环时间，在该测量循环时间内要测量占空比。基于所测量的占空比来确定与可编程目标占空比相比的占空比误差的大小，并且至少部分地基于占空比误差的大小来调整占空比。

技术领域

本文中描述的示例通常与时钟占空比（duty cycle）校正相关。

背景技术

在一些计算系统中，诸如用于存储器装置的输入/输出数据总线之类的数据总线可以被布置成在时钟信号的上升沿和下降沿两者上用数据的双倍数据速率（DDR）传输来操作。DDR可以被用于实现更高的数据传输速率，以用于访问各种类型的易失性或非易失性存储器。由于时钟信号的上升沿和下降沿两者都被用于实现更高的数据传输速率并且避免由比预期或目标更不精确的时钟占空比引起的位误差，因此时钟占空比的精度是重要的。

附图说明

图1图示了示例第一系统。

图2图示了示例占空比校正电路。

图3图示了示例图。

图4图示了示例逻辑流程。

图5图示了示例第二系统。

图6图示了示例第三系统。

图7图示了示例装置。

具体实施方式

如由各种示例所设想的，当用于访问存储器装置的输入/输出（I/O）数据总线被布置成在时钟信号的上升沿和下降沿两者上用数据的DDR传输来操作时，时钟占空比的精度是重要的。针对数据的DDR传输的一些操作规范可被各种存储器技术规定或要求。例如，这些存储器技术可能要求将时钟占空比校正或调谐到可编程目标占空比（例如50%）的0.5%至2%之内，以便保持可接受的精度。各种存储器技术可以包括但不限于DDR3（双倍数据速率版本3，JESD79-3，最初由JEDEC（联合电子装置工程委员会）于2007年6月27日发布）、DDR4（DDR版本4，JESD79-4，最初由JEDEC于2012年9月发布）、LPDDR3（低功率DDR版本3，JESD209-3B，最初由JEDEC于2013年8月发布）、LPDDR4（低功率DDR版本4，JESD209-4，最初由JEDEC于2014年8月发布）、WIO2（宽I/O 2（WideIO2），JESD229-2，最初由JEDEC于2014年8月发布）、HBM（高带宽存储器DRAM，JESD235，最初由JEDEC于2013年10月发布）、LPDDR5（最初由JEDEC于2019年2月发布）、HBM2（（HBM版本2），最初由JEDEC于2018年12月发布）、DDR5（DDR版本5，当前正由JEDEC讨论中）或其它存储器技术或存储器技术的组合，以及基于此类规范的衍生物或扩展的技术。类似地，将基于锁存器（latch）的设计用于信号传播的高速数字设计也需要良好控制的和精确的时钟占空比。

根据一些示例，一种用于校正时钟占空比的技术可以包括使用电阻器电容器（RC）滤波器来获得时钟占空比平均。然后可以将平均值与用于单端时钟的Vcc/2或用于差分时钟的0相比较。然后，比较器输出可以驱动模拟或数字反馈环路来对响应进行滤波并校正时钟占空比。

RC滤波器技术的一个主要缺点是，RC滤波器与其它I/O和时钟电路相比相对大，并且还相对慢，因为它需要设置比用于生成要被校正的占空比的最慢时钟频率慢100倍的带宽。此外，在对时钟占空比的每次改变或调整之后，人们必须等待多个RC时间常数以供一切稳定。利用线性或者甚至二分搜索数字反馈环路，这可能是一个不可接受的慢过程。此外，由于RC滤波器的大尺寸和缓慢性，因此在大量的信号上实现大的RC时间常数可能是昂贵的。占空比校正的一个重要方面是需要测量实际时钟上的占空比，该实际时钟由目标电路使用并且被用于生成占空比。任何附加的缓冲器或门延迟都可能给时钟占空比测量增加误差或不精确性，并且这对于诸如在占空比校正之后 1皮秒（ps）残留误差之类的目标可能是显著的。