[发明专利]一种提高双沿时钟电路测试覆盖率的装置及其设计方法

权利要求书

1.一种提高双沿时钟电路测试覆盖率的装置，包括依次串联的DFF0电路、DFF1电路和DFF2电路，在使能信号为高时，整个串联电路处于shift模式；当使能信号为低时，整个串联电路处于capture模式；其特征是，在数据通路引入锁存器LATCH，所述锁存器LATCH设置在DFF1电路和DFF2电路之间的组合逻辑电路中，所述DFF0电路和DFF1电路为上升沿触发的寄存器，DFF2电路为下降沿触发的寄存器；

所述装置处于shift模式时，锁存器LATCH处于开启状态，数据经DFF0_Q—DFF1_SD—DFF1_Q—latch_D—latch_Q—DFF2_D传输；

所述装置处于capture模式时，锁存器LATCH处于关断状态，数据经DFF1_D—DFF1_Q，DFF2_D—DFF2_Q传输。

2.根据权利要求1所述的一种提高双沿时钟电路测试覆盖率的装置，其特征是，所述DFF0电路、DFF1电路和DFF2电路的使能输入端SE均接入ScanEnable信号。

3.根据权利要求1所述的一种提高双沿时钟电路测试覆盖率的装置，其特征是，所述DFF0电路、DFF1电路和DFF2电路的时钟输入端CK均接入 ScanClock信号。

4.一种提高双沿时钟电路测试覆盖率装置的设计方法，其特征是，在依次串联的DFF0电路、DFF1电路和DFF2电路中DFF2电路的data路径上引入一级锁存器LATCH，在capture阶段通过控制锁存器LATCH的开关来控制数据传输；

所述设计方法包括步骤：

设计DFF0电路、DFF1电路和DFF2电路的串联电路，并将使能输入端SE接入ScanEnable信号，时钟输入端CK接入 ScanClock信号；所述DFF0电路和DFF1电路为上升沿触发的寄存器，DFF2电路为下降沿触发的寄存器；

在DFF1电路和DFF2电路之间的组合逻辑电路中设置一锁存器LATCH，并将锁存器LATCH的输入端与DFF1电路的输出端连接，将锁存器LATCH的输出端与DFF2电路的输出端连接；

shift阶段：数据通路走的是Q—SD—Q的路径；同时LATCH处于开启状态，数据经SD—Q—latch_D—latch_Q—D，将capture阶段的数据准备好；

capture阶段：数据传输通过Q—D—Q路径，在shift阶段生成的D端值经DFF送给Q端；LATCH处于关断状态。