[发明专利]一种提高双沿时钟电路测试覆盖率的装置及其设计方法

说明书

本发明公开了一种提高双沿时钟电路测试覆盖率的装置及其设计方法，装置，包括依次串联的DFF0电路、DFF1电路和DFF2电路，在使能信号为高时，整个串联电路处于shift模式；当使能信号为低时，整个串联电路处于capture模式；在数据通路引入锁存器LATCH，所述锁存器LATCH设置在DFF1电路和DFF2电路之间的组合逻辑电路中，所述DFF0电路和DFF1电路为上升沿触发的寄存器，DFF2电路为下降沿触发的寄存器。本发明按照单沿的设计方式对双沿电路进行DFT设计，简化了设计流程，解决了双沿采样电路在Capture阶段造成的影响，有效提高了DFT的测试覆盖率。

技术领域

本发明涉及一种提高双沿时钟电路测试覆盖率的装置及其设计方法，属于电子电路技术领域。

背景技术

DFT设计是指将芯片的netlist中的DFF通过scan chain串连起来，然后分析电路的逻辑功能并生成对应的测试pattern，通过逻辑电路输出值与pattern值进行比对，判断芯片是否存在生产缺陷。对于芯片设计，一般要求所有的DFF都是在同一个时钟沿进行trace，但是某些特殊的应用中，有可能会出现时钟正沿和反沿同时trace的电路，这样会对时序收敛和DFT设计带来一些麻烦。

在DFT设计流程中，芯片的接口被定义上ScanClock，ScanReset，ScanEnable，ScanIn，ScanOut等五类。其中ScanClock和ScanReset分别为逻辑DFT电路的时钟和复位，ScanIn和ScanOut分别对应scan chain的输入和输出。如图1所示，在正常的tmax工具中，在ScanEnable为高时，整个电路处于shift模式，即从SD到Q，再到下一级SD，其目的是将每个DFF都赋初值，为下一步capture做准备。当ScanEnable为低时，整个电路处于capture模式，也就是经正常的逻辑电路功能(从D到Q，经过combination逻辑，再输入到D)。因此一个的DFT测试流程，一共进入三个阶段：(1)ScanEnable为高。首先进入shift模式，在ScanClock的每一拍产生一个数据，通过SD—Q—SD依次对每个DFF赋初值，同时与Q—D的组合逻辑通路，将下一级DFF的D端数据准备好；(2)ScanEnable为低。进入capture模式，此时DFF的初值被计算好，走的是D—Q的通路，将DFF前一级的Q值与对应的combination逻辑进行运算之后的逻辑值送到Q端，为后面的shift模式作准备；(3)ScanEnable为高。再次进入shift模式，将capture阶段产生的Q值通过SD依次移出，进而实现DFT的逻辑比对，完成DFT测试。在shift阶段，通过数据shiftx(x为0，1，2)进行数据传输，在capture阶段，通过数据Capturex(x为0，1)进行数据传输。

对于通用的逻辑电路，所有DFF都是在ScanClock的正沿(S0，S1，S2)进行采样的，此电路没有问题。但是对于并不是所有的DFF都是在ScanClock的正沿触发的特殊电路，比如一些双沿采样的电路，将会造成数据冲突。如图2所示，在Capture阶段的时钟触发沿，DFF1在ScanClock的正沿(S1)将数据Capture0传到Q，DFF2在ScanClock的反沿(T1)将数据Capture1传到Q。由于两个DFF capture数据的时间不同(DFF1比DFF2早半拍)，在T1时刻，数据capture1的值已经被S1时刻capture0到Q的值覆盖了，这样造成的结果就是capture1的值失效，在后面的shift阶段也无法进行有效传递，因此会造成DFT数据比对错误。

发明内容

为了解决上述问题，本发明提出了一种提高双沿时钟电路测试覆盖率的装置及其设计方法，能够提高测试覆盖率。

本发明解决其技术问题采取的技术方案是：