[发明专利]FPGA芯片内的频率可调的时钟生成单元在审

专利信息
申请号: 202011021876.6 申请日: 2020-09-25
公开(公告)号: CN112165314A 公开(公告)日: 2021-01-01
发明(设计)人: 陈永;邬刚 申请(专利权)人: 杭州加速科技有限公司
主分类号: H03K5/135 分类号: H03K5/135
代理公司: 北京市君合律师事务所 11517 代理人: 王再芊;毕长生
地址: 311121 浙江省杭州市余杭区*** 国省代码: 浙江;33
权利要求书: 查看更多 说明书: 查看更多
摘要:
搜索关键词: fpga 芯片 频率 可调 时钟 生成 单元
【权利要求书】:

1.一种FPGA芯片内的频率可调的时钟生成单元,包括:

输入选择器,其包括时钟使能端、输入选择器输入端和输入选择器输出端;

查找表,其包括查找表输入端和查找表输出端,所述查找表被配置为:当所述查找表输入端为低电平时,所述查找表输出端输出高电平,当所述查找表输入端为高电平时,所述查找表输出端输出低电平;

延时链,其包括延时链输入端和n个延时链输出端,n为正整数,每个延时链输出端相对于所述延时链输入端具有不同的延时;

延时选择器,其包括延时选择端、n个延时选择器输入端以及延时选择器输出端,所述n个延时选择器输入端分别与所述n个延时链输出端连接,所述延时选择器被配置为根据所述延时选择端输入的信号,在所述延时选择器输出端输出所述n个延时选择器输入端中的一个的电平;

其中,所述输入选择器输入端与所述延时选择器输出端连接,所述输入选择器输出端与所述查找表输入端连接,所述查找表输出端与所述延时链输入端连接,所述输入选择器被配置为:当所述时钟使能端为低电平时,所述输入选择器输出端输出低电平,当所述时钟使能端为高电平时,所述输入选择器输出端输出所述输入选择器输入端的电平。

2.根据权利要求1所述的时钟生成单元,其特征在于,所述n个延时链输出端中的第i个延时链输出端相对于所述延时链输入端具有延时DDCi,其中i为小于或等于n的正整数。

3.根据权利要求2所述的时钟生成单元,其特征在于,所述查找表输出端还与时钟输出端连接。

4.根据权利要求3所述的时钟生成单元,其特征在于,所述查找表输出端与所述时钟输出端之间连接有时钟缓冲器。

5.根据权利要求2所述的时钟生成单元,其特征在于,所述输入选择器输出端相对于所述输入选择器输入端具有输入选择器延时DIS,所述查找表输出端相对于所述查找表输入端具有查找表延时DLUT,所述延时选择器输出端相对于所述延时选择器输入端具有延时DDS,当所述延时选择器输出端输出第i个延时选择器输入端的电平时,所述时钟输出端输出的时钟信号的周期为T=2(DDCi+DDS+DIS+DLUT)。

6.根据权利要求5所述的时钟生成单元,其特征在于,所述时钟信号的频率为f=1/(2(DDCi+DDS+DIS+DLUT))。

7.根据权利要求6所述的时钟生成单元,其特征在于,所述延时链包括串联的n个延时单元,每个延时单元产生延时t,所述n个延时链输出端分别与所述n个延时单元的输出端连接,第i个延时链输出端相对于所述延时链输入端的延时DDCi=i×t。

8.一种FPGA芯片,其特征在于,所述FPGA芯片实现根据权利要求1至7中任一项所述的时钟生成单元。

下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于杭州加速科技有限公司,未经杭州加速科技有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/pat/books/202011021876.6/1.html,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code