[发明专利]FPGA芯片内的频率可调的时钟生成单元

说明书

本发明公开了一种FPGA芯片内的频率可调的时钟生成单元。该时钟生成单元包括：输入选择器，其包括时钟使能端、输入选择器输入端和输入选择器输出端；查找表，其包括查找表输入端和查找表输出端；延时链，其包括延时链输入端和n个延时链输出端，每个延时链输出端相对于延时链输入端具有不同的延时；延时选择器，其包括延时选择端、n个延时选择器输入端以及延时选择器输出端，n个延时选择器输入端分别与n个延时链输出端连接。本发明的时钟生成单元利用输入选择器、查找表、延时链和延时选择器，得到稳定的频率可调的时钟信号。

技术领域

本发明涉及FPGA(现场可编程逻辑门阵列)芯片领域，尤其涉及一种FPGA芯片内的频率可调的时钟生成单元。

背景技术

随着半导体技术的不断发展，FPGA芯片已逐渐在人工智能、大数据分析、云计算、网络通信、图像处理、机器人、芯片验证等诸多领域得到广泛的引用。在某些领域中，FPGA芯片甚至正在取代CPU、GPU或DSP的地位，成为主导芯片。然而，FPGA芯片的使用从硬件电路到逻辑设计都需要非常专业的技术，稍不小心就会产生严重错误，导致整个系统无法正常工作。在诸多致使FPGA芯片无法工作的因素中，因硬件设计缺陷导致FPGA内部没有一个有效的时钟是最常见的问题。因此，如何在现有硬件的基础上为FPGA提供一个合适的参考时钟成为了亟待解决的问题。

针对现有硬件FPGA缺少参考时钟的问题，目前主要有三种解决方案。第一种解决方案为硬件改版方案。硬件改版方案通过重新设计制造FPGA硬件来给FPGA提供参考时钟。由于此方案需要重新设计并重新制造硬件，因此方案实施时间长、成本高，而且在重新制造过程中可能会引入其他风险。第二种解决方案为硬件维修方案。硬件维修方案通过飞线等方式给FPGA提供参考时钟，因此需要投入一定的硬件维修成本。飞线方式需要硬件板卡自身具备相应的参考时钟源，并且FPGA专用时钟引脚需要具备飞线引入点，两者缺一不可。此外，在飞线过程中容易造成硬件的二次损坏，无法保证通过飞线维修引入的时钟的可靠性。第三种解决方案利用其它与FPGA通信的接口模拟时钟信号为FPGA提供时钟。此方案不仅要求FPGA外部具有与FPGA通信的接口，而且要求通信接口可以模拟时钟，与此同时模拟时钟的引脚必须连接在FPGA时钟专用引脚上。第三种解决方案对硬件环境的要求较高，一般无法满足。另外，该方案也同样无法保障时钟的可靠性。

针对以上问题，申请人在另一篇专利申请中提出了一种FPGA芯片内的时钟单元，其能够稳定且可靠地在FPGA芯片内部产生固定频率的时钟信号。然而，在一些使用场景中，FPGA芯片需要不同频率的时钟信号以便满足不同应用的需求。

因此，需要提供一种经济且可靠的解决方案，其能够为FPGA芯片提供频率可调的参考时钟。

发明内容

有鉴于此，本发明提出了一种FPGA芯片内的频率可调的时钟生成单元，其能够解决以上技术问题。

本发明的技术方案如下：

一种FPGA芯片内的频率可调时钟生成单元，包括：

输入选择器，其包括时钟使能端、输入选择器输入端和输入选择器输出端；

查找表，其包括查找表输入端和查找表输出端，所述查找表被配置为：当所述查找表输入端为低电平时，所述查找表输出端输出高电平，当所述查找表输入端为高电平时，所述查找表输出端输出低电平；

延时链，其包括延时链输入端和n个延时链输出端，n为正整数，每个延时链输出端相对于所述延时链输入端具有不同的延时；

延时选择器，其包括延时选择端、n个延时选择器输入端以及延时选择器输出端，所述n个延时选择器输入端分别与所述n个延时链输出端连接，所述延时选择器被配置为根据所述延时选择端输入的信号，在所述延时选择器输出端输出所述n个延时选择器输入端中的一个的电平；