[发明专利]FPGA芯片内的测试激励生成单元

说明书

本发明公开了一种FPGA芯片内的测试激励生成单元。该测试激励生成单元包括：激励生成模块，用于生成被测用户逻辑单元所需要的激励信号或控制信号；PCIE模块，用于使激励生成模块和逻辑分析模块与外部计算机进行通信。本发明的测试激励生成单元可以在FPGA芯片內部产生被测用户逻辑单元所需要的激励信号或控制信号，从而能够高效灵活地为被测用户逻辑单元提供激励信号或控制信号。

技术领域

本发明涉及FPGA(现场可编程逻辑门阵列)芯片领域，尤其涉及一种FPGA芯片内的测试激励生成单元。

背景技术

随着5G通信、物联网、人工智能、大数据、云计算等科学技术的不断发展，科技产业对集成电路的计算能力、计算延时和可编程性要求越来越高。FPGA因其自身高并行度、低延时、高灵活度、高性能功耗比等特性在各新兴技术领域正在被广泛使用。

然而FPGA因其技术生态不健全、开发难度大、开发周期长等原因，给开发者带来了极大的挑战。在这些挑战中，FPGA内部的用户功能逻辑测试环节的问题尤其突出。特别是在云FPGA系统和远程FPGA系统中，用户功能逻辑测试更是困难重重。其中最难解决的问题之一是逻辑测试激励信号生成的问题。

在现有技术中，FPGA测试激励信号往往通过外部物理输入接口提供。物理接口的信号质量和数据正确性受外部硬件环境限制，致使在测试FPGA用户功能逻辑之前，必须先消耗大量时间精力去测试硬件外部接口通信是否正确。另外，外部接口提供的输入激励信号往往受外部设备限制，无法按照逻辑功能设计者和逻辑测试者的需求任意生成。进一步地，在FPGA逻辑电路测试过程中，为了方便问题定位，往往需要对某些特殊信号进行特殊控制。传统方法通过VIO(虚拟IO)的方式只能进行少量信号的控制，且只能通过外部计算机用户软件进行控制，控制延时较大，无法满足大量信号或低延时信号的控制需求。

因此，需要提供一种能够高效灵活地为FPGA用户功能逻辑测试提供激励信号的解决方案。

发明内容

有鉴于此，本发明提出了一种FPGA芯片内的测试激励生成单元，其能够解决以上技术问题。

本发明的技术方案如下：

一种FPGA芯片内的测试激励生成单元，包括：

激励生成模块，用于生成被测用户逻辑单元所需要的激励信号或控制信号；

PCIE模块，用于使激励生成模块与外部计算机进行通信。

根据本发明一优选实施例，所述激励生成模块包括向量缓存、周期时间表、边沿时间表、指令执行单元以及接口时序生成单元，所述向量缓存存储多个向量，每个向量包括周期时间表地址、边沿时间表地址、边沿数据、微指令以及微指令参数，所述指令执行单元被配置为通过读取所述向量缓存、所述周期时间表和所述边沿时间表并执行，在所述接口时序生成单元生成所述激励信号或所述控制信号。

根据本发明一优选实施例，所述接口时序生成单元被配置为向所述被测用户逻辑单元的输入信号接口输入所述激励信号，或向所述被测用户逻辑单元的测试信号接口输入所述控制信号。

根据本发明一优选实施例，所述PCIE模块包括PCIE IP接口、DMA写接口、DMA读接口，所述PCIE IP接口用于与外部计算机进行通信，所述DMA写接口用于向所述激励生成模块写入向量数据和配置数据，所述DMA读接口用于从所述激励生成模块读取数据。

根据本发明一优选实施例，所述配置数据包括用于写入周期时间表的周期时间数据以及用于写入边沿时间表的边沿时间数据。

一种FPGA芯片，包括被测用户逻辑单元以及以上描述的测试激励生成单元。

根据本发明一优选实施例，所述FPGA芯片还包括选择电路和配置寄存器，所述选择电路被配置为在所述配置寄存器的控制下选择外部物理接口或所述激励生成模块生成的激励信号作为所述被测用户逻辑单元的输入。