[发明专利]三极管及其形成方法

说明书

本申请公开了一种三极管及其形成方法，该三极管包括：衬底，其中形成有集电区、发射区和基区；介质层，其形成于衬底上，介质层中形成有第一金属连线、第二金属连线和第三金属连线，第一金属连线的底端与集电区连接，第二金属连线的底端与发射区连接，第三金属连线的底端与基区连接；第二金属连线的特征尺寸小于第一金属连线，第二金属连线的特征尺寸小于第三金属连线，第二金属连线的特征尺寸小于0.18微米。本申请通过将三极管中与发射区连接的金属连线的特征尺寸降低至0.18微米以下，从而增加了发射区的发射效率，在不改变三极管的结构的基础上，提高了三极管的放大倍数。

技术领域

本申请涉及半导体制造技术领域，具体涉及一种三极管及其形成方法。

背景技术

随着半导体技术的发展，对其集成度的要求越来越高，其芯片结构也越来越复杂。三极管由于其器件特性被广泛应用于集成电路中，即使在互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)电路中也会根据其需要设置寄生的三极管。

相关技术中，在集成电路，尤其是CMOS集成电路的布局中，由于优先需要考虑CMOS的性能，而改善CMOS的性能需要占用一定的空间，从而导致难以有足够的空间改善三极管的电性参数。

发明内容

本申请提供了一种三极管及其形成方法，可以解决相关技术中提供的三极管由于难以有足够的空间改变其结构以改善其电性参数从而导致其β值较低的问题。

一方面，本申请实施例提供了一种三极管，包括：

衬底，所述衬底中形成有集电区、发射区和基区；

介质层，所述介质层形成于所述衬底上，所述介质层中形成有第一金属连线、第二金属连线和第三金属连线，所述第一金属连线的底端与所述集电区连接，所述第二金属连线的底端与所述发射区连接，所述第三金属连线的底端与所述基区连接；

所述第二金属连线的特征尺寸(critical dimension，CD)小于所述第一金属连线的特征尺寸，所述第二金属连线的特征尺寸小于所述第三金属连线的特征尺寸，所述第二金属连线的特征尺寸小于0.18微米(μm)。

可选的，所述衬底中还形成有深阱掺杂区，所述发射区和所述基区形成于所述深阱掺杂区中；

所述衬底中掺杂有第一类型的杂质，所述深阱掺杂区中掺杂有第二类型的杂质，所述集电区和所述发射区中掺杂有所述第一类型的杂质，所述基区中掺杂有所述第二类型的杂质；

当所述第一类型的杂质为P(positive)型杂质时，所述第二类型的杂质为N(negative)型杂质；当所述第一类型的杂质为N型杂质时，所述第二类型的杂质为P型杂质。

可选的，所述衬底中还形成有阱掺杂区和深阱掺杂区，所述集电区和所述发射区形成于所述阱掺杂区中，所述阱掺杂区和所述基区形成于所述深阱掺杂区中；

所述衬底中掺杂有第一类型的杂质，所述深阱掺杂区中掺杂有第二类型的杂质，所述阱掺杂区掺杂中有所述第一类型的杂质，所述集电区中掺杂有所述第一类型的杂质，所述发射区和所述基区中掺杂有所述第二类型的杂质；

当所述第一类型的杂质为P型杂质时，所述第二类型的杂质为N型杂质；当所述第一类型的杂质为N型杂质时，所述第二类型的杂质为P型杂质。

可选的，所述第一金属连线、第二金属连线和第三金属连线包括钨(W)。

可选的，所述第一金属连线、第二金属连线和第三金属连线包括铝(Al)。

可选的，所述第一金属连线、第二金属连线和第三金属连线包括铜(Cu)。

另一方面，本申请实施例提供了一种三极管的形成方法，包括：