[发明专利]存储器器件及其形成方法

说明书

本发明的各个实施例针对金属‑铁电‑绝缘体‑半导体(MFIS)存储器器件和用于形成MFIS存储器器件的方法。根据MFIS存储器器件的一些实施例，下部源极/漏极区域和上部源极/漏极区域垂直堆叠。半导体沟道位于下部源极/漏极区域上面并且位于上部源极/漏极区域下面。半导体沟道从下部源极/漏极区域延伸至上部源极/漏极区域。控制栅电极沿着半导体沟道的侧壁并且还沿着下部源极/漏极区域和上部源极/漏极区域的单独的侧壁延伸。栅极介电层和铁电层将控制栅电极与半导体沟道以及下部源极/漏极区域和上部源极/漏极区域分隔开。本发明的实施例涉及存储器器件及其形成方法。

技术领域

本发明的实施例涉及存储器器件及其形成方法。

背景技术

二维(2D)存储器阵列在电子器件中很普遍，并且可以包括例如NOR闪存阵列、NAND闪存阵列、动态随机存取存储器(DRAM)阵列等等。然而，2D存储器阵列已达到缩放极限，因此也达到了存储器密度的极限。三维(3D)存储器阵列是用于增大存储器密度的有前景的候选，并且可以包括例如3D NAND闪存阵列、3D NOR闪存阵列等等。

发明内容

本发明的实施例提供了一种存储器器件，包括：下部源极/漏极区域和位于所述下部源极/漏极区域上面的上部源极/漏极区域；半导体沟道，位于所述下部源极/漏极区域上面并且位于所述上部源极/漏极区域下面；控制栅电极，沿着所述半导体沟道的侧壁以及所述下部源极/漏极区域和所述上部源极/漏极区域的单独的侧壁延伸；以及栅极介电层和铁电层，将所述控制栅电极与所述半导体沟道以及所述下部源极/漏极区域和所述上部源极/漏极区域分隔开。

本发明的另一实施例提供了一种存储器器件，包括：第一半导体沟道；第二半导体沟道，位于所述第一半导体沟道上面；以及控制栅电极和铁电层，与所述第一半导体沟道和所述第二半导体沟道邻接，其中，所述铁电层将所述控制栅电极与所述第一半导体沟道和所述第二半导体沟道分隔开。

本发明的又一实施例提供了一种用于形成存储器器件的方法，所述方法包括：在衬底上方沉积存储器膜，其中，所述存储器膜包括一对源极/漏极层和位于所述源极/漏极层之间的源极/漏极介电层；对所述存储器膜执行第一蚀刻以形成穿过所述存储器膜的沟槽；通过所述沟槽使所述源极/漏极介电层的侧壁相对于所述源极/漏极层的侧壁凹进，以形成凹槽；沉积半导体层，所述半导体层填充所述凹槽和所述沟槽；对所述半导体层执行第二蚀刻以从所述沟槽清除所述半导体层；沉积铁电层，所述铁电层衬里所述沟槽，并且还衬里所述凹槽处的所述半导体层；以及在所述铁电层上方沉积填充所述沟槽的电极层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A至图1C示出了MFIS存储器单元的一些实施例的各种视图。

图2A至图2D示出了包括如图1A至图1C中配置的MFIS存储器单元的三维(3D)存储器阵列的一些实施例的各种视图。

图3A至图3G示出了图2A的3D存储器阵列的各种可选实施例的截面图，其中3D存储器阵列的组成是变化的。

图4A至图4D示出了图2A的3D存储器阵列的各种可选实施例的截面图，其中包括金属的导线限定了源极线和位线。

图5A至图5C示出了包括3D存储器阵列的集成电路(IC)的一些实施例的各种视图。

图6示出了图5A至图5C的3D存储器阵列的部分的一些实施例的示意图。

图7A和图7B示出了图5A至图5C的IC的一些可选实施例的截面图。其中字线分别位于3D存储器阵列的底部和3D存储器阵列的顶部处。

图8A和图8B示出了图7A和图7B的IC的一些可选实施例的截面图。