[发明专利]存储器系统

说明书

本发明的实施方式提供一种能提高处理能力的非易失性半导体存储装置及存储器系统。实施方式的存储器系统(1)包括第1非易失性半导体存储装置(10)与控制器(100)。第1非易失性半导体存储装置(10)包含：第1电路(60)，连接于接收第2信号REn的第1端子；及第2电路(52)，根据第1信号ODTEN而控制第1电路(60)。第2电路(52)在当切换第1信号ODTEN的逻辑电平时第2信号REn为第1逻辑(“H”)电平的情况下，将第1及第2开关元件(61)及(62)断开，且在第2信号REn为第2逻辑(“L”)电平的情况下，将第1及第2开关元件(61)及(62)接通。

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2016年3月11日、申请号为201610140470.7、发明名称为“非易失性半导体存储装置及存储器系统”的发明专利申请案。

[相关申请案]

本申请案享有以日本专利申请案2015-213299号(申请日：2015年10月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种非易失性半导体存储装置及存储器系统。

背景技术

作为非易失性半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的实施方式提供一种能够提高处理能力的非易失性半导体存储装置及存储器系统。

实施方式的存储器系统包括第1非易失性半导体存储装置与控制器。控制器能够将第1信号及控制读出动作中读出数据的时序的第2信号发送至第1非易失性半导体存储装置。第1非易失性半导体存储装置包含：第1端子，连接于控制器，且接收第2信号；第1电路，包含连接于第1端子的第1及第2电阻元件、将第1电阻元件与电源电压线电连接的第1开关元件、及将第2电阻元件与接地电压线电连接的第2开关元件；及第2电路，使用第1信号控制第1电路。第2电路在当切换第1信号的逻辑电平时第2信号处于第1逻辑电平的情况下，将第1及第2开关元件断开，且在第2信号处于第2逻辑电平的情况下，将第1及第2开关元件接通。

附图说明

图1是第1实施方式的存储器系统的框图。

图2是第1实施方式的非易失性半导体存储装置的剖视图。

图3是第1实施方式的非易失性半导体存储装置的框图。

图4是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与输入输出控制电路的连接的电路图。

图5是示意性地表示第1实施方式的非易失性半导体存储装置中的输入输出端子与逻辑电路的连接的电路图。

图6是表示第1实施方式的存储器系统中的ODT电路的控制的流程图。

图7是表示第1实施方式的存储器系统中的ODT电路的控制模式与各种控制信号的逻辑状态的关系的图。

图8是第1实施方式的存储器系统中的Set Feature时的各种信号的时序图。

图9是第1实施方式的存储器系统中的写入动作时的各种信号的时序图。

图10是第1实施方式的存储器系统中的读出动作时的各种信号的时序图。

图11是表示第1实施方式的存储器系统中的各种控制信号与ODT电路的动作时序的关系的时序图。

图12是第2实施方式的非易失性半导体存储装置的剖视图。

图13是第2实施方式的非易失性半导体存储装置中的存储器芯片的框图。