[发明专利]一种刻蚀工艺及3D NAND的制作工艺

说明书

本发明提供了一种刻蚀工艺及3D NAND的制作工艺。该刻蚀工艺包括：步骤S1，提供具有沟道孔的衬底堆叠结构并在沟道孔的底部形成外延层；步骤S2，在沟道孔的侧壁和衬底堆叠结构的顶部设置功能层结构，功能层结构的多晶硅层裸露；步骤S3，采用干法刻蚀对功能层结构底部的多晶硅层进行刻蚀，且干法刻蚀为等离子体刻蚀，等离子体刻蚀采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生；以及步骤S4，采用干法化学刻蚀对沟道孔底部的功能层结构进行刻蚀以使外延层裸露。采用源射频功率源和偏压射频功率源同步脉冲进行等离子体发生，有效缓解了侧壁多晶硅层的多余解离，保证了刻蚀后侧壁多晶硅层的厚度。

技术领域

本发明涉及3D NAND闪存技术领域，具体而言，涉及一种刻蚀工艺及3D NAND的制作工艺。

背景技术

快闪存储器(Flash Memory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。根据结构的不同，闪存分为非门闪存(NOR Flash Memory)和与非门闪存(NAND Flash Memory)。相比NOR Flash Memory，NAND Flash Memory能提供及高的单元密度，可以达到高存储密度，并且写入和擦除的速度也更快。

但是目前平面型闪存的发展遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等。在此背景下，为解决平面型闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维(3D)闪存应用而生，例如3D NAND闪存。

在3D NAND闪存技术领域中，3D堆叠式封装技术已被视为能否以较小尺寸来制造高效能晶片的关键。在3D堆叠式封装技术应用中，通常要对硅等材料进行深通孔刻蚀，通过刻蚀形成的深通孔在芯片和芯片之间、硅片与硅片之间制作垂直导通，从而实现芯片和芯片之间的互连。

在大多数情况下，硅通孔制作都需要打通不同的材料层，而由此形成的通孔必须满足轮廓控制要求(如，侧壁粗糙度等)，因此硅通孔刻蚀工艺成为硅通孔制作技术的关键。

目前常用的刻蚀工艺，通常包括以下步骤：

步骤S1’：提供衬底堆叠结构，具体为，提供衬底，衬底表面形成有多层交错堆叠的层间介质层及牺牲介质层，牺牲介质层形成于相邻的层间介质层之间；层间介质层为氧化硅层，所述牺牲介质层为氮化硅层，从而形成O/N堆叠结构(O/N Stacks)，最上层的氮化硅层作为刻蚀硬掩膜层；

步骤S2’：在最上面刻蚀硬掩膜层上面再沉积一层无定型硅层；

步骤S3’：在衬底堆叠结构上形成沟道孔；并在沟道孔底部经过外延生长沉积形成一层外延硅；

步骤S4’，在沟道孔侧壁和底部依次沉积氧化硅、氮化硅、氧化硅、多晶硅薄膜层，该多晶硅硅薄膜层、氧化硅、氮化硅、氧化硅构成功能层结构；

步骤S5’，采用干法刻蚀，把沟道孔顶部和底部的硅层打开，同时侧壁保留一定厚度的多晶硅薄膜，以保护下一步干法刻蚀过程中侧壁的氧化硅层和氮化硅层；

步骤S6’，采用干法化学刻蚀，以除去通导孔底部沉积的氧化硅和氮化硅层。

在实际工艺中发现，上述干法刻蚀在将沟道孔底部的多晶硅去除的同时也导致侧壁多晶硅膜减薄，多晶硅膜减薄容易导致在WAT测试时导致总能量(Esum)损耗和位线(WL)泄漏。

发明内容

本发明的主要目的在于提供一种刻蚀工艺及3D NAND的制作工艺，以解决现有技术中SONO刻蚀工艺容易导致侧壁多晶硅过度损伤的问题。