[发明专利]一种快速响应的数字低压差稳压器

权利要求书

1.一种快速响应的数字低压差稳压器，其特征在于，包括：粗调节移位寄存器、粗调PMOS功率管阵列、细调节移位寄存器、细调PMOS功率管阵列、电压死区逻辑单元、第一比较器、电流缓冲器以及带有开关补偿电阻的高通网络；

所述粗调节移位寄存器的输出端连接粗调PMOS功率管阵列的输入端，粗调PMOS功率管阵列输出端为电压输出端，电压输出端反馈至所述电压死区逻辑单元的输入端和所述第一比较器的输入端，电压死区逻辑单元的一个输出端CLK_C接入所述粗调节移位寄存器的时钟输入端，第一比较器的输出端接入所述粗调节移位寄存器的信号选择端，形成粗调节数字环路；输出电压处于电压死区外时，第一比较器激活粗调节数字环路；

所述细调节移位寄存器的输出端连接细调PMOS功率管阵列的输入端，细调PMOS功率管阵列输出端接入电压输出端，电压死区逻辑单元的另一个输出端CLK_F接入所述细调节移位寄存器的时钟输入端，第一比较器的输出端接入所述细调节移位寄存器的信号选择端，形成细调节数字环路；输出电压处于电压死区内时，第一比较器激活细调节数字环路；

所述的电流缓冲器前置一电容后连接所述粗调PMOS功率管阵列中的反相器电流输出端，所述的电流缓冲器后置另一电容后连接电压输出端，形成增强型模拟辅助环路；

所述的电压死区逻辑单元在高参考电压和低参考电压之间产生一个电压死区；当输入电压超出所述电压死区时输出高电平，使能时钟信号激活粗调节数字环路；输出电压处于电压死区内时输出低电平，关闭粗调节数字环路，使能时钟信号激活细调节数字环路；

所述高通网络接入电流缓冲器的电流输入端与地之间。

2.根据权利要求1所述快速响应的数字低压差稳压器，其特征在于，所述的开关补偿电阻接入所述粗调PMOS功率管阵列中的反相器电流输出端与地之间，开关端受电流缓冲器控制；当电流缓冲器前端电压低于阈值时，控制开关补偿电阻断开。

3.根据权利要求1所述快速响应的数字低压差稳压器，其特征在于，所述电压死区逻辑单元包括第二比较器、第三比较器、异或门、与门和或门；所述第二比较器同相输入端与第三比较器反相输入端共点后连接电压输出端，第二比较器的反相输入端连接高参考电压，第三比较器的同相输入端连接低参考电压，第二比较器和第三比较器的输出端分别输入至所述异或门，异或门输出端连接所述与门第二输入端和所述或门第一输入端，与门第一输入端和或门第二输入端共点后，与第二比较器及第三比较器的时钟输入端一起接入外部时钟信号，与门输出端连接所述粗调节移位寄存器的时钟输入端，或门输出端连接所述细调节移位寄存器的时钟输入端。