[发明专利]用于三维存储器的叠层结构、三维存储器及其制备方法

说明书

本发明提供一种用于三维存储器的叠层结构、三维存储器及其制备方法，叠层结构包括上下交替叠置的牺牲层及栅间介质层；叠层结构内形成有沿叠层结构的厚度方向贯穿叠层结构的沟道通孔，沿叠层结构的厚度方向，沟道通孔各部分的宽度不尽相同；牺牲层的厚度与沟道通孔的宽度成正比且栅间介质层的厚度与沟道通孔的宽度成反比。本发明的用于三维存储器的叠层结构可以弥补在叠层结构中形成的沟道通孔宽度不一致及沟道通孔形貌较差而带来的影响；基于本发明的三维存储器的叠层结构形成的三维存储器中，所有的存储单元编程/擦除速度一致，擦除态耦合效应较好，所有存储单元的性能具有较好的均一性，三维存储器的阈值电压较窄，三维存储器的性能稳定性好。

本申请是申请人“长江存储科技有限责任公司”于申请日2019年06月28日提交的申请号为201910571659.5，发明名称为“用于三维存储器的叠层结构、三维存储器及其制备方法”的发明专利的分案申请。

技术领域

本发明属于集成电路设计及制造技术领域，特别是涉及一种用于三维存储器的叠层结构、三维存储器及其制备方法。

背景技术

在现有的半导体工艺中，随着对存储器密度要求的不断提高，三维存储器中叠层结构的数量不断提高，在所述叠层结构中形成的沟道通孔(CH)的深宽比也越来越高。对于深宽比较高的沟道通孔，由于受到现有刻蚀工艺的限制，形成的沟道通孔的底部形貌较差，譬如，沟道通孔的底部的形貌会变形(distorition)或有条痕(striation)等缺陷，同时，形成的沟道通孔的宽度不一致，譬如，下部的宽度(CD)会小于沟道通孔的上部的宽度；而在现有的存储器中，沿所述叠层结构的厚度方向，叠层结构中的牺牲层及栅间介质层的厚度是相同的。由于形成的沟道通孔存在上述缺陷，在所述沟道通孔内形成功能侧壁及沟道层之后，所述三维存储器中对应于沟道通孔宽度较小部分的存储单元相较于对应于沟道通孔宽度较大部分的存储单元编程(PGM)/擦除(ERS)速度较快，所述三维存储器中对应于沟道通孔宽度较小部分的存储单元读干扰较严重，擦除态耦合效应较差，所述三维存储器各部分的存储单元的特性不一致，导致所述三维存储器的阈值电压(Vt)分布较宽，从而影响所述三维存储器的性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于三维存储器的叠层结构、三维存储器及其制备方法，本发明的目的在于提供一种用于三维存储器的叠层结构、三维存储器及其制备方法，用于解决现有技术中三维存储器存在的对应于沟道通孔宽度较小部分的存储单元相较于对应于沟道通孔宽度较大部分的存储单元编程/擦除速度较快，对应于沟道通孔宽度较小部分的存储单元读干扰较严重，擦除态耦合效应较差，存储器各部分的存储单元的特性不一致，导致三维存储器的阈值电压分布较宽，从而影响所述三维存储器的性能等问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的制备方法，其特征在于，包括如下步骤：

提供半导体衬底；

于所述半导体衬底上交替叠置牺牲层及栅间介质层以形成叠层结构；

于所述叠层结构内形成沿所述叠层结构的厚度方向贯穿所述叠层结构的沟道通孔，沿所述叠层结构的厚度方向，所述沟道通孔各部分的宽度不尽相同，并且所述牺牲层的厚度与所述沟道通孔的宽度成正比且所述栅间介质层的厚度与所述沟道通孔的宽度成反比；

于所述沟道通孔的底部形成外延层；

于所述沟道通孔的侧壁形成功能侧壁，并于所述功能侧壁的表面及所述外延层的上表面形成沟道层；

于所述叠层结构内形成栅极间隙；

基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；及

于所述牺牲间隙内形成栅极层。

可选地，所述沟道通孔下部的宽度小于所述沟道通孔上部的宽度。