[发明专利]半导体封装结构及其制造方法在审

专利信息
申请号: 202011092825.2 申请日: 2020-10-13
公开(公告)号: CN112466838A 公开(公告)日: 2021-03-09
发明(设计)人: 吕文隆 申请(专利权)人: 日月光半导体制造股份有限公司
主分类号: H01L23/498 分类号: H01L23/498;H01L23/31;H01L21/56
代理公司: 北京植德律师事务所 11780 代理人: 唐华东
地址: 中国台湾高雄*** 国省代码: 台湾;71
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摘要:
搜索关键词: 半导体 封装 结构 及其 制造 方法
【权利要求书】:

1.一种半导体封装结构,包括:

堆叠介电层,由至少一个第一介电层堆叠而成,所述第一介电层具有第一表面、与所述第一表面相对的第二表面、以及由所述第一表面向所述第二表面延伸的第一凹部,所述第一表面设置有贯穿所述第一凹部的导电结构,所述导电结构与所述第一介电层之间设置粘合层;

导电连接结构,设置于与所述堆叠介电层的最下层第一介电层的第二表面,所述导电连接结构与所述堆叠介电层的最下层第一介电层的导电结构之间设置有粘合层;

电子组件,通过所述堆叠介电层中的导电结构与所述导电连接结构连接;

底部填充胶,填入于所述堆叠介电层和所述电子组件之间。

2.根据权利要求1所述的半导体封装结构,其中,所述第一介电层的厚度在5μm到20μm之间,所述第一凹部的底部形状为圆形,以及所述第一凹部的底部直径在10μm到50μm之间。

3.根据权利要求1所述的半导体封装结构,其中,所述导电结构包括至少一个导电迹线,所述导电迹线的线宽及线间距L/S在2μm/2μm到3μm/3μm之间。

4.根据权利要求1所述的半导体封装结构,其中,所述导电连接结构包括:阻挡层、焊层及焊料元件。

5.根据权利要求1所述的半导体封装结构,其中,所述导电结构具有邻近所述第二表面的第三表面,其中,所述第三表面被所述第一介电层与所述粘合层完全覆盖。

6.根据权利要求1所述的半导体封装结构,其中,所述粘合层包括钛。

7.根据权利要求1-6任一项所述的半导体封装结构,其中,所述半导体封装结构还包括:

封装材,所述封装材包覆所述电子组件。

8.一种制作半导体封装结构的方法,包括:

提供载体;

在所述载体形成导电连接结构;

在所述导电连接结构形成堆叠介电层,所述堆叠介电层是由至少一个第一介电层堆叠而成,所述第一介电层具有第一表面、与所述第一表面相对的第二表面、以及由所述第一表面向所述第二表面延伸的第一凹部,所述第一表面设置有贯穿所述第一凹部的导电结构,所述导电结构与所述第一介电层之间设置粘合层;

在所述堆叠介电层上放置电子组件,将所述电子组件与所述堆叠介电层电连接,以及在所述电子组件与所述堆叠介电层之间填入底部填充胶。

9.根据权利要求8所述的方法,其中,所述在所述载体形成导电连接结构,包括:

在所述载体形成种子层;

在所述种子层形成第二介电层;

在所述第二介电层形成第二凹部,并在所述第二凹部形成导电连接结构;以及所述方法还包括:

去除所述载体、所述种子层以及所述第二介电层。

10.根据权利要求8或9所述的方法,其中,所述在所述导电连接结构形成堆叠介电层,包括:

在所述导电连接结构形成第所述一介电层,在所述第一介电层形成所述第一凹部以暴露所述导电连接结构;

在所述第一介电层依次形成所述粘合层和所述导电结构。

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