[发明专利]一种高性能浮点加法器的设计方法

说明书

本发明提供一种高性能浮点加法器的设计方法，采用双路设计，根据输入的加数与被加数的特点，分为near path和far path两种情况进行计算，其中，near path适用于两个浮点数进行有效减，并且阶码之差小于2的情况；far path则适用于非near path的情况，即两个浮点数进行有效加，或者其阶码之差不小于2，对于本方法的near path部分，包含以下步骤：S1，首先通过尾数比较器对两个尾数的大小进行比较；S2，然后根据大小关系确定尾数加法器的输入，直接计算f_sub＝f_max‑f_min；S3,之后通过前导零计数器直接根据尾数差f_sub计算准确的前导零个数LZC(f_sub)；S4，根据前导零计数器的结果进行规格化逻辑。

技术领域

本发明涉及数字集成电路设计领域，特别涉及一种高性能浮点加法器的设计方法。

背景技术

浮点运算在音频处理和科学计算程序中经常使用。历史上，浮点数在计算机中采用过许多表示形式，目前行业标准是IEEE-754标准，图1给出了根据该标准定义的单精度浮点数的格式。其中S表示符号位，占用1-bit，e表示阶码，占用8-bit，f表示尾数，有时也称之为小数，占用23-bit。

一个浮点数由符号位、阶码以及尾数三个部分组成。通用的浮点标准，使得今天的各种计算机软件可以在不同的计算机上运行，并得到相同结果。

为了加快处理速度，CPU中通常会集成专用的浮点运算电路。浮点加法运算是浮点运算中使用频率较高的，由于其算法步骤多，规则复杂，因此高性能的浮点加法器设计复杂，是浮点运算电路中的核心运算单元之一，在整个CPU的面积中占比较大。

目前高性能浮点加法器主要采用双路设计，基本结构如图2所示，其中左侧为farpath路径，右侧为near path路径。双路设计根据输入的加数与被加数的特点，分为nearpath和far path两种情况同时进行计算，最后选择正确的路径作为最后的计算结果。其中，near path适用于两个浮点数进行有效减，并且阶码之差小于2的情况；far path则适用于非near path的情况，即两个浮点数进行有效加，或者其阶码之差不小于2。

符合near path情况的两个浮点数相加时，尾数最多需要一位右移就可以相加，但是可能需要多位左移，来规格化计算结果；反之，far path情况的两个浮点数相加时，需要先对尾数进行多位右移再进行相加，而结果则至多需要一位移位操作就可以规格化。通过增加法器、前导零预测器以及相关的修正逻辑，双路浮点加法器相当于将near path的情况提前处理，其尾数加法逻辑与far path情况下的尾数移位器并行计算，其规格化逻辑与farpath的尾数加法逻辑并行计算，压缩了浮点加法电路的关键路径，提高了运算速度。

相比于一般的单路浮点加法器，双路浮点加法器主要增加了的尾数加法器和前导零预测器，这些新增的逻辑电路的面积较大，也因此带来了更高的功耗开销。由于前导零预测器只是预测前导零个数，需要引入更复杂、面积更大且更难验证的修正逻辑。更进一步，单个浮点加法器的面积越大，反而制约了芯片中放置的浮点加法器数量，在提高串行运算能力的同时，却在一定程度上限制了并行计算能力。

此外，本领域常见的技术术语包括：