[发明专利]一种国产化的VPX架构B码对时方法及装置

权利要求书

1.一种国产化的VPX架构B码对时装置，其特征在于，B码对时装置采用双FPGA加上CPU的结构架构，两片FPGA分别负责B码的解码逻辑和编码逻辑，两片FPGA通过RS422接口和高速GTX接口相连；CPU负责对B码解码和编码过程进行管理，CPU的上层软件部署在CPU内部，CPU与两片FPGA进行数据交换；B码对时装置还包括第一模块，通过RJ45连接器对外输出1路2K1000千兆网络，可对B码的编解码过程进行配置管理和设置；B码对时装置还包括第二模块，通过DB9连接器可输出1路2K1000的管理串口，同样可对B码的编解码过程进行配置管理和设置；

B码对时装置的总体逻辑实现分为解码和编码两部分：

解码由第一片FPGA来实现，输入的B码转换成TTL电平以后，进入第一片FPGA的B码解码器进行解码的逻辑操作，然后将解算出的年月日时分秒信息和秒脉冲信号送给第一片FPGA的授时寄存器组，授时寄存器组通过外部高精度温补晶振，对传输过来的时间信息进行第一次校对，然后将校对后的时间信息通过PCIE接口传送给CPU的上层软件，上层软件的实时监控界面上会显示解算以后的时间信息；对于需要回环校验的B码时间信息，CPU的上层软件会通过PCIE接口实时通知第一片FPGA，第一片FPGA得到指令以后，通过高速GTX接口，把解码后的时间信息送给第二片FPGA；

编码由第二片FPGA来实现，编码时间的来源有两处，一处是第一片FPGA解码以后需要回环发出的时间信息，另一处来自CPU的上层软件的实时监控界面，可以手动设置需要编码的时间信息为某年某月某日某时某分某秒；第二片FPGA的码寄存器收到时间信息以后，通过外部温补晶振进行修整，然后将编码信息送给第二片FPGA的B码编码器，B码编码器根据B码的协议，将年月日时分秒的信息，编码成为由100个码元组成的每秒1帧的时间信息，发送给外部设备；B码编码器编码成功后，为了校验以提高对时的精度，CPU的上层软件进行调度，将编码的信息通过422接口传送给第一片FPGA，第一片FPGA的B码解码器将收到的编码信息进行再次解码，进行再一次的校验，确保对时的精度满足系统的要求。

2.如权利要求1所述的装置，其特征在于，两片FPGA均选用国威公司的SMQ7K325T。

3.如权利要求2所述的装置，其特征在于，CPU选用北京龙芯公司的2K1000。

4.如权利要求3所述的装置，其特征在于，所述第一模块为中电32所的网络PHY芯片JSC88E1111。

5.如权利要求4所述的装置，其特征在于，所述第二模块为国威公司的232收发器SM3232。

6.如权利要求5所述的装置，其特征在于，所述B码对时装置可实现多路B码422的输入和输出。

7.如权利要求6所述的装置，其特征在于，两片FPGA通过RS422接口和高速GTX接口相连。

8.如权利要求7所述的装置，其特征在于，CPU通过PCIE总线与两片FPGA进行数据交换。