[发明专利]一种国产化的VPX架构B码对时方法及装置有效

专利信息
申请号: 202011108815.3 申请日: 2020-10-16
公开(公告)号: CN112231267B 公开(公告)日: 2022-04-19
发明(设计)人: 魏凯 申请(专利权)人: 天津津航计算技术研究所
主分类号: G06F13/42 分类号: G06F13/42
代理公司: 中国兵器工业集团公司专利中心 11011 代理人: 王雪芬
地址: 300308 天津*** 国省代码: 天津;12
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摘要:
搜索关键词: 一种 国产化 vpx 架构 时方 装置
【说明书】:

发明涉及一种国产化的VPX架构B码对时装置,属于国产通讯对时技术领域。本发明的B码对时装置采用高速VPX总线,所有元器件均采用国产化设计,可以实现多路B码的解码和编码;采用编码和解码“软分离”的策略,即编码和解码分别由两片独立的FPGA负责,又存在相互校验回还的通路,B码对时的精度可以得到有效的保证。解码FPGA和编码FPGA通过CPU 2K1000的统一调配,可实现对收到的B码解码以后的回还对时,以及自行编码以后的解码校对;采用冗余设计,对时的精度可以达到1微秒。

技术领域

本发明属于国产通讯对时技术领域,具体涉及一种国产化的VPX架构B码对时装置。

背景技术

当前,时间同步,即对时,在很多行业领域中起着举足轻重的作用,如航空航天、电力电子等系统,要求的对时精度达到微秒级,才能保证整个大系统的同步协作运行。B码作为一种国际通用的时间编码,具有通用性和标准性的特点。但现有的B码对时装置,大都编码和解码分离、精度低以及工作稳定性差,更重要的是,没有实现元器件的国产化设计。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是:为解决现有B码对时精和国产化技术的不足,具体来讲就是对时的精度太低以及无法实现国产化,本发明在保证B码对时精度达到微秒的基础上,实现B码对时装置的国产化设计。

(二)技术方案

为了解决上述技术问题,本发明提供了一种国产化的VPX架构B码对时装置,B码对时装置采用双FPGA加上CPU的结构架构,两片FPGA分别负责B码的解码逻辑和编码逻辑,两片FPGA通过RS422接口和高速GTX接口相连;CPU负责对B码解码和编码过程进行管理,CPU的上层软件部署在CPU内部,CPU与两片FPGA进行数据交换;B码对时装置还包括第一模块,通过RJ45连接器对外输出1路2K1000千兆网络,可对B码的编解码过程进行配置管理和设置;B码对时装置还包括第二模块,通过DB9连接器可输出1路2K1000的管理串口,同样可对B码的编解码过程进行配置管理和设置;

B码对时装置的总体逻辑实现分为解码和编码两部分:

解码由第一片FPGA来实现,输入的B码转换成TTL电平以后,进入第一片FPGA的B码解码器进行解码的逻辑操作,然后将解算出的年月日时分秒信息和秒脉冲信号送给第一片FPGA的授时寄存器组,授时寄存器组通过外部高精度温补晶振,对传输过来的时间信息进行第一次校对,然后将校对后的时间信息通过PCIE接口传送给CPU的上层软件,上层软件的实时监控界面上会显示解算以后的时间信息。对于需要回还校验的B码时间信息,CPU的上层软件会通过PCIE接口实时通知第一片FPGA,第一片FPGA得到指令以后,通过高速GTX接口,把解码后的时间信息送给第二片FPGA;

编码由第二片FPGA来实现,编码时间的来源有两处,一处是第一片FPGA解码以后需要回还发出的时间信息,另一处来自CPU的上层软件的实时监控界面,可以手动设置需要编码的时间信息为某年某月某日某时某分某秒;第二片FPGA的码寄存器收到时间信息以后,通过外部温补晶振进行修整,然后将编码信息送给第二片FPGA的B码编码器,B码编码器根据B码的协议,将年月日时分秒的信息,编码成为由100个码元组成的每秒1帧的时间信息,发送给外部设备;B码编码器编码成功后,为了校验以提高对时的精度,CPU的上层软件进行调度,将编码的信息通过422接口传送给第一片FPGA,第一片FPGA的B码解码器将收到的编码信息进行再次解码,进行再一次的校验,确保对时的精度满足系统的要求。

优选地,两片FPGA均选用国威公司的SMQ7K325T。

优选地,CPU选用北京龙芯公司的2K1000。

优选地,所述第一模块为中电32所的网络PHY芯片JSC88E1111。

优选地,所述第二模块为国威公司的232收发器SM3232。

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