[发明专利]模拟开关

权利要求书

1.一种模拟开关，其将具有第一信号输入端子的信号输入部与具有第一信号输出端子的信号输出部之间电连接或电切断，其特征在于，具备：

时钟生成电路，基于所输入的基准时钟，生成包含第一时钟和与所述第一时钟极性相反的第二时钟在内的多个时钟；

传输电路，其具有第一N型传输晶体管和第一P型传输晶体管，其中所述第一N型传输晶体管是源极与背栅连接的N型场效应晶体管，所述第一P型传输晶体管是源极与背栅连接的P型场效应晶体管，所述第一N型传输晶体管和所述第一P型传输晶体管中的一方的传输晶体管的漏极与另一方的传输晶体管的源极连接，一方的传输晶体管的源极与所述第一信号输入端子连接，另一方的传输晶体管的漏极与所述第一信号输出端子连接；

第一控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第一时钟，生成对所述第一P型传输晶体管的导通状态和截止状态进行控制的第一控制信号；以及

第二控制信号生成电路，其构成为能够基于所述第一信号输入端子的电压和所述第二时钟，生成对所述第一N型传输晶体管的导通状态和截止状态进行控制的第二控制信号。

2.根据权利要求1所述的模拟开关，其中，

所述时钟生成电路具有：时钟输入端子，其被输入所述基准时钟；第一时钟输出端子，其输出所述第一时钟；第二时钟输出端子，其输出所述第二时钟；第三时钟输出端子，基于所述基准时钟生成第三时钟，该第三时钟输出端子输出所生成的所述第三时钟，其中所述第三时钟在所述第一时钟处于低电平的期间处于高电平；以及第四时钟输出端子，基于所述基准时钟生成与所述第三时钟极性相反的第四时钟，该第四时钟输出端子输出所生成的所述第四时钟，其中所述第四时钟在所述第二时钟处于高电平的期间处于低电平，

所述第一控制信号生成电路具有：第一P型FET，其是源极与背栅连接的P型场效应晶体管；第二P型FET，其源极连接于所述第一P型FET的源极和背栅以及该第二P型FET自身的背栅；第一电容，其包括与所述第一时钟输出端子连接的一端和与所述第二P型FET的漏极及所述第一P型FET的栅极连接的另一端；第二电容，其包括与所述第三时钟输出端子连接的一端和与所述第一P型FET的漏极及所述第二P型FET的栅极连接的另一端；第一齐纳二极管，其包括与所述第二P型FET的漏极连接的阳极和与所述第二P型FET的源极及背栅连接的阴极；以及第二齐纳二极管，其包括与所述第一P型FET的漏极连接的阳极和与所述第一P型FET的源极及背栅连接的阴极，

所述第二控制信号生成电路具有：第一N型FET，其是源极与背栅连接的N型场效应晶体管；第二N型FET，其源极连接于所述第一N型FET的源极和背栅以及该第二N型FET自身的背栅；第三电容，其包括与所述第二时钟输出端子连接的一端和与所述第二N型FET的漏极及所述第一N型FET的栅极连接的另一端；第四电容，其包括与所述第四时钟输出端子连接的一端和与所述第一N型FET的漏极及所述第二N型FET的栅极连接的另一端；第三齐纳二极管，其包括与所述第二N型FET的源极及背栅连接的阳极和与所述第二N型FET的漏极连接的阴极；以及第四齐纳二极管，其包括与所述第一N型FET的源极及背栅连接的阳极和与所述第一N型FET的漏极连接的阴极，

所述第一信号输入端子与所述一方的传输晶体管的源极的连接点连接于第一节点及第二节点，

所述第一节点是与所述第一P型FET的源极和背栅、所述第二P型FET的源极和背栅、所述第一齐纳二极管的阴极以及所述第二齐纳二极管的阴极连接的节点，

所述第二节点是与所述第一N型FET的源极和背栅、所述第二N型FET的源极和背栅、所述第三齐纳二极管的阳极以及所述第四齐纳二极管的阳极的连接点。